買這商品的人也買了...
-
奈米 CMOS 電路可生產性與良率設計 (Chiang : Design for Manufacturability and Yield for Nano-Scale CMOS)$360$342 -
$352CMOS 集成電路設計手冊 (第3版‧基礎篇) (CMOS Circuit Design, Layout, and Simulation, 3/e) -
三維 TCAD 模擬 CMOS 奈米電子元件 (3D TCAD Simulation for CMOS Nanoeletronic Devices)$580$551 -
$403系統與芯片 ESD 防護的協同設計 -
CMOS 模/數轉換器設計與仿真$408$388 -
$607MATLAB 從入門到實戰 -
Design of CMOS Phase-Locked Loops: From Circuit Level to Architecture Level (Hardcover)$1,960$1,921 -
$454CMOS模擬集成電路 -
集成電路版圖基礎 — 實用指南$414$393 -
現代 VLSI 器件基礎, 2/e (Fundamentals of Modern VLSI Devices, 2/e)$768$730 -
功率集成電路設計技術$1,188$1,129 -
$254Linux Shell 自動化運維 (慕課版) -
$199Verilog HDL 入門, 3/e -
用於集成電路仿真和設計的 FinFET 建模 — 基於 BSIM-CMG 標準$594$564 -
$403電力電子 PSIM 模擬與應用 -
集成電路設計中的電源管理技術$954$906 -
CMOS 模擬集成電路版圖設計 : 基礎、方法與驗證$654$621 -
CMOS 模擬與混合信號集成電路設計：創新與實戰$714$678 -
Practical ESD Protection Design (Hardcover)$1,890$1,852 -
$806CMOS 芯片結構與製造技術 -
CMOS 集成電路 EDA 技術, 2/e$654$621 -
模擬 CMOS 集成電路系統化設計$594$564 -
Verilog 高級數字系統設計技術與實例分析$654$621 -
模擬集成電路設計$479$455 -
逐次逼近模/數轉換器 (SAR ADC) 設計與仿真$594$564
商品描述
本書通過具體案例和大量彩色圖片，對CMOS集成電路設計與製造中存在的閂鎖效應（Latch-up）
問題進行了詳細介紹與分析。
在介紹了CMOS集成電路寄生效應的基礎上，先後對閂鎖效應的原理、觸發方式、
測試方法、定性分析、改善措施和設計規則進行了詳細講解，
隨後給出了工程實例分析和寄生器件的ESD應用，
為讀者提供了一套理論與工程實踐相結合的閂鎖效應測試和改善方法。
本書面向從事微電子、半導體與集成電路行業的朋友，
旨在給業內人士提供簡單易懂並且與實際應用相結合的圖書，
同時也適合相關專業的本科生和研究生閱讀。
作者簡介
溫德通
ESD設計工程師，畢業於西安電子科技大學科技大學微電子學院，
從事集成電路工藝製程整合，器件、閂鎖效應和ESD電路設計方向工作十餘年。
目前已出版圖書《集成電路製造工藝與工程應用》和《CMOS集成電路閂鎖效應》。
目錄大綱
目錄
寫作緣由與編寫過程
致謝
第1章引言
1.1 閂鎖效應概述
1.1.1 閂鎖效應出現的背景
1.1.2 閂鎖效應簡述
1.2 閂鎖效應的研究概況
1.3 小結
參考文獻
第2章CMOS集成電路寄生雙極型晶體管
2.1 雙極型晶體管原理
2.1.1 雙極型晶體管的工藝結構
2.1.2 雙極型晶體管的工作原理
2.1.3 雙極型晶體管的擊穿電壓
2.1.4 利用雙極型晶體管分析PNPN的閂鎖效應
2.2 CMOS集成電路中的寄生效應
2.2.1 CMOS中的阱電阻
2.2.2 CMOS中的寄生雙極型晶體管
2.2.3 HV- CMOS中的寄生雙極型晶體管
2.2.4 BCD中的寄生雙極型晶體管
2.3 小結
參考文獻
第3章閂鎖效應的分析方法
3.1 閂鎖效應的分析技術
3.1.1 傳輸線脈衝技術
3.1.2 直流測量技術
3.2 兩種結構的閂鎖效應簡介
3.2.1 PNPN閂鎖效應
3.2.2 NPN閂鎖效應
3.3 小結
參考文獻
第4章閂鎖效應的物理分析
4.1 閂鎖效應的觸發機理分類
4.1.1 NW襯底電流觸發
4.1.2 PW襯底電流觸發
4.1.3 NW和PW襯底電流同時觸發
4.2 閂鎖效應的觸發方式
4.2.1 輸出或者輸入管腳的浪湧信號引起PN結導通
4.2.2 電源管腳的浪湧信號引起擊穿或者穿通
4.2.3 電源上電順序引起的閂鎖效應
4.2.4 場區寄生MOSFET
4.2.5 光生電流
4.2.6 NMOS熱載流子注入
4.3 小結
參考文獻
第5章閂鎖效應的業界標準和測試方法
5.1 JEDEC概述
5.2 閂鎖效應的測試
5.2.1 電源過電壓測試V- test
5.2.2 過電流測試I- test
5.3 與無源元件相連的特殊管腳
5.3.1 特殊性質的管腳
5.3.2 特殊管腳的案例
5.4 閂鎖失效判斷
5.5 實際案例
5.5.1 過電壓測試V- test案例
5.5.2 過電流測試I- test案例
5.6 小結
參考文獻
第6章定性分析閂鎖效應
6.1 實際工藝定性分析
6.1.1 MOS器件之間的閂鎖效應
6.1.2 二極管之間的閂鎖效應
6.1.3 二極管與MOS器件之間的閂鎖效應
6.1.4 N型阱與1.8V PMOS/13.5V PMOS之間的閂鎖效應
6.1.5 N型阱與1.8V P- diode /13.5V P- diode之間的閂鎖效應
6.2 特定條件定性分析
6.2.1 電壓定性分析
6.2.2 版圖定性分析
6.3 小結
第7章觸發閂鎖效應的必要條件
7.1 物理條件
7.1.1 迴路增益β n β p >1
7.1.2 阱等效電阻R n 和R p 足夠大
7.1.3 形成低阻通路
7.2 電路偏置條件
7.2.1 電源電壓大於自持電壓
7.2.2 瞬態激勵足夠大
7.2.3 適合的偏置條件
7.3 小結
第8章閂鎖效應的改善方法
8.1 版圖級抗閂鎖措施
8.1.1 減小R n 和R p
8.1.2 減小β n 和β p
8.1.3 加少子和多子保護環
8.2 工藝級抗閂鎖措施
8.2.1 外延CMOS技術
8.2.2 NBL深埋層技術
8.2.3 SoI CMOS技術
8.2.4 深溝槽隔離技術
8.2.5 倒阱工藝技術
8.2.6 增大NW結深
8.3 電路級抗閂鎖措施
8.3.1 串聯電阻
8.3.2 反偏阱
8.4 小結
參考文獻
第9章閂鎖效應的設計規則
9.1 IO電路的設計規則
9.1.1 減小寄生雙極型晶體管放大係數
9.1.2 改善阱等效電阻
9.1.3 加少子和多子保護環
9.2 內部電路的設計規則
9.2.1 抑制瞬態激勵
9.2.2 防止自身寄生雙極型晶體管開啟
9.3 小結
參考文獻
第10章閂鎖效應的實例分析
10.1 器件之間的閂鎖效應
10.1.1 輸出電路18V PMOS與18V NMOS之間的閂鎖效應
10.1.2 內部電路5V PMOS與5V NMOS之間的閂鎖效應
10.1.3 電源保護電路13.5V P- diode與13.5V NMOS之間的閂鎖效應
10.2 器件與阱之間的閂鎖效應
10.3 閂鎖效應測試擊毀Poly電阻
10.4 小結
第11章寄生器件的ESD應用
11.1 寄生NPN的ESD應用
11.1.1 NMOS寄生NPN
11.1.2 寄生NPN非均勻導通問題
11.1.3 GTNMOS電源箝位保護電路
11.1.4 STNMOS電源箝位保護電路
11.2 寄生PNPN的ESD應用
11.2.1 CMOS寄生PNPN
11.2.2 寄生PNPN電源箝位ESD保護電路
11.2.3 PNPN結構的設計規則
11.3 小結
總結
