Verilog HDL數字系統設計及模擬(第2版) Verilog HDL数字系统设计及仿真(第2版)

於斌

  • 出版商: 電子工業
  • 出版日期: 2018-01-01
  • 定價: $414
  • 售價: 8.5$352
  • 語言: 簡體中文
  • 頁數: 460
  • 裝訂: 平裝
  • ISBN: 7121330105
  • ISBN-13: 9787121330100
  • 相關分類: Verilog

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商品描述

Verilog HDL是一種使用廣泛的硬件描述語言,目前在國內無論是集成電路還是嵌入式設計的相關專業都會使用到這種硬件描述語言。市面上介紹Verilog HDL的教材非常廣泛,各有不同的偏重。 在第1版廣泛應用的基礎上,吸收了眾多讀者的寶貴建議,大幅完善了第2版內容。本書著重從設計角度入手,每章都力求讓讀者掌握一種設計方法,能夠利用本章知識進行完整的設計,從模塊的角度逐步完成對Verilog HDL語法的學習,從而在整體上掌握Verilog HDL語法。為了達到這個目的,每章中都會給出使用本章知識完成的實例,按照門級、數據流級、行為級、任務和函數、測試模塊、可綜合設計和完整實例的順序向讀者介紹Verilog HDL的語法和使用方式。書中出現的所有代碼均經過模擬,力求準確,另外配套有書中所有實例源文件和實例操作的視頻講解。

作者簡介

作者團隊主要負責人謝龍漢,華南理工大學機械與汽車工程學院,副院長,教授。2002年畢業於浙江大學過程裝備與控制工程專業本科,在浙江大學華工過程機械研究所取得碩士學位,之後在廣州本田汽車有限公司研發中心工作過兩年,2010年獲得香港中文大學機械與自動化工程系的博士學位。國內外學術期刊上發表30多篇學術論文,寫作經驗豐富,作品技術含量高,實用性強。

目錄大綱

第1章Verilog HDL入門簡介1 
1.1集成電路設計流程簡介1 
1.2數字電路設計範例3 
1.3 Verilog HDL建模範例5 
1.4兩種硬件描述語言9 

第2章Verilog HDL門級建模10 
2.1門級建模範例10 
2.2門級建模基本語法12 
2.2.1模塊定義12 
2.2.2端口聲明13 
2.2.3門級調用14 
2.2.4模塊實例化17 
2.2.5內部連線聲明20 
2.3 MOS開關與UDP 21 
2.4層次化設計22 
2.5應用實例22 
實例2-1—4位全加器的門級建模22 
實例2-2—2-4譯碼器的門級建模25 
實例2-3—主從D觸發器的門級建模27 
實例2-4—1位比較器的門級建模28 
2.6習題30 

第3章Verilog HDL數據流級建模31 
3.1數據流級建模範例31 
3.2數據流級建模基本語法32 
3.3操作數33 
3.3.1數字33 
3.3.2參數35 
3.3.3線網37
3.3.4寄存器38 
3.4操作符39 
3.4.1算術操作符39 
3.4.2按位操作符39 
3.4.3邏輯操作符40 
3.4.4關係操作符41 
3.4.5等式操作符41 
3.4.6移位操作符42 
3.4.7拼接操作符42 
3.4.8縮減操作符43 
3.4.9條件操作符43 
3.4.10操作符優先級44 
3.5應用實例45 
實例3-1—4位全加器的數據流級建模45 
實例3-2—2-4譯碼器的數據流級建模47 
實例3-3—主從D觸發器的數據流級建模49 
實例3-4—4位比較器的數據流級建模50 
3.6習題51 

第4章Verilog HDL行為級建模53 
4.1行為級建模範例53 
4.2 initial結構和always結構56 
4.2.1 initial結構56 
4.2.2 always結構58 
4.3順序塊和並行塊61 
4.3.1順序塊61 
4.3.2並行塊62 
4.3.3塊的嵌套63 
4.4 if語句64 
4.5 case語句67 
4.6循環語句69
4.6.1 while循環69 
4.6.2 for循環70 
4.6.3 repeat循環71 
4.6.4 forever循環71 
4.7過程性賦值語句72 
4.7.1阻塞性賦值語句72 
4.7.2非阻塞性賦值語句72 
4.8應用實例74 
實例4-1—4位全加器的行為級建模74 
實例4-2—簡易ALU電路的行為級建模75 
實例4-3—下降沿觸發D觸發器的行為級建模77 
實例4 -4—十進制計數器的行為級建模78 
4.9習題80
 
第5章任務、函數與編譯指令81 
5.1任務81 
5.1.1任務的聲明和調用82 
5.1.2自動任務84 
5.2函數86 
5.2.1函數的聲明和調用87 
5.2.2任務與函數的比較89 
5.3系統任務和系統函數89 
5.3.1顯示任務90 
5.3.2監視任務93 
5.3.3仿真控制任務94 
5.3.4隨機函數95 
5.3.5文件控制任務96 
5.3.6值變轉儲任務100 
5.4編譯指令102 
5.4.1 `define 102 
5.4.2 `include 104
5.4.3 `timescale 105 
5.5完整的module參考模型108 
5.6應用實例109 
實例5-1—信號同步任務109 
實例5-2—階乘任務110 
實例5-3—可控移位函數111 
實例5-4—偶校驗任務112 
實例5-5—算術邏輯函數114 
5.7習題115 

第6章Verilog HDL測試模塊117 
6.1測試模塊範例117 
6.2時鐘信號119 
6.3復位信號120 
6.4測試向量122 
6.5響應監控123 
6.6仿真中對信號的控制127 
6.7代碼覆蓋129 
6.8應用實例130 
實例6-1—組合邏輯的測試模塊130 
實例6-2—時序邏輯的測試模塊132 
實例6-3—除法器的測試模塊135 
6.9習題138 

第7章可綜合模型設計139 
7.1邏輯綜合過程139 
7.2延遲142 
7.3再談阻塞賦值與非阻塞賦值148 
7.4可綜合語法155 
7.5代碼風格157 
7.5.1多重驅動問題157 
7.5.2敏感列表不完整158
7.5.3分支情況不全158 
7.5.4組合和時序混合設計159 
7.5.5邏輯簡化160 
7.5.6流水線思想160 
7.6應用實例164 
實例7-1—SR鎖存器延遲模型164 
實例7-2—超前進位加法器165 
實例7-3—移位除法器模型169 
7.7習題174 

第8章有限狀態機設計175 
8.1有限狀態機簡介175 
8.2兩种红綠燈電路的狀態機模型176 
8.2.1 moore型紅綠燈176 
8.2.2 mealy型紅綠燈181 
8.3深入理解狀態機183 
8.3.1一段式狀態機184 
8.3.2兩段式狀態機188 
8.3.3三段式狀態機190 
8.3.4狀態編碼的選擇198 
8.4應用實例199 
實例8-1—獨熱碼狀態機199 
實例8-2—格雷碼狀態機203 
實例8-3—序列檢測模塊207 
8.5習題211 

第9章常見功能電路的HDL模型212 
9.1鎖存器與觸發器212 
9.2編碼器與譯碼器220 
9.3寄存器223 
9.4計數器228 
9.5分頻器232
9.6乘法器238 
9.7存儲單元246 
9.8習題250 

第10章完整的設計實例251 
10.1異步FIFO 251 
10.1.1異步FIFO的介紹與整體結構251 
10.1.2亞穩態的處理253 
10.1.3空滿狀態的判斷254 
10.1.4子模塊設計257 
10.1.5整體仿真結果265 
10.2三角函數計算器268 
10.2.1設計要求的提出268 
10.2.2數據格式268 
10.2.3算法的選擇與原理結構269 
10.2.4確定總體模塊272 
10.2.5內部結構的劃分272 
10.2.6分頻器模塊274 
10.2.7控制模塊274 
10.2.8迭代設計模塊279 
10.2.9功能仿真與時序仿真293 
10.3簡易CPU模型296 
10.3.1教學模型的要求296 
10.3.2指令格式的確定297 
10.3.3整體結構劃分298 
10.3.4控制模塊設計299 
10.3.5其餘子模塊設計304 
10.3.6功能仿真與時序仿真308 

第11章實驗312
實驗一簡單組合邏輯電路設計(學生版) 312 
實驗一輔導版314 
實驗二行為級模型設計(學生版) 319 
實驗二輔導版321 
實驗三利用FPGA驗證設計功能(學生版) 326 
實驗三輔導版327 
實驗四任務與函數的設計(學生版) 332 
實驗四輔導版334 
實驗五流水線的使用(學生版) 337 
實驗五輔導版339 
實驗六信號發生器設計(學生版) 342 
實驗六輔導版344 
實驗七有限狀態機的設計(學生版) 347 
實驗七輔導版348 

第12章課程設計356 
選題一出租車計費器356 
選題二智力搶答器362 
選題三點陣顯示369 
選題四自動售貨機373 
選題五籃球24秒計時379 
選題六乒乓球遊戲電路384 
選題七CRC檢測398 
選題八堆棧設計404 
選題九數字鬧鐘410 
選題十漢明碼編譯碼器418 
附錄A課程測試樣捲424 
附錄B習題及樣捲答案429