FPGA 深度解析

樊繼明, 陸錦宏

  • 出版商: 北京航空航天大學
  • 出版日期: 2015-05-01
  • 售價: $234
  • 貴賓價: 9.5$222
  • 語言: 簡體中文
  • 頁數: 257
  • 裝訂: 平裝
  • ISBN: 7512417594
  • ISBN-13: 9787512417595
  • 相關分類: FPGA

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商品描述

<內容簡介>

樊繼明、陸錦宏編著的《FPGA深度解析》是一本FPGA開發經驗總結式的書籍,以實例講解的方式詳細介紹了FPGA的概念、使用場景及開發流程,對FPGA的芯片架構做了詳細說明;同時,對FPGA的開發流程,包括可綜合RTL代碼的編寫及驗證、工具的綜合及佈局布線、靜態時序分析等概念做了詳細分析。在此基礎上,還詳細介紹了FPGA常用處理模塊的設計,對重要的基礎性設計模塊,例如異步FIFO、高速SerDes接口以及高速LVDS的接收、抽取濾波器的設計等也進行了深入講解。
本書的內容全面、實用,講解通俗易懂,適合沒有形成FPGA設計思想概念但是有一定FPGA開發基礎的設計人員或者是對FPGA設計感興趣的讀者參考。

 

<章節目錄>

第1章 FPGA簡介
  1.1 什麼是FPGA
    1.1.1 FPGA簡述
    1.1.2 FPGA與MCU芯片的區別
  1.2 FPGA的應用場景
  1.3 FPGA現狀
  1.4 開發FPGA需要的HDL語言
  1.5 FPGA設計流程
  1.6 一個使用FPGA的經典實例
  小結
第2章 FPGA結構與片上資源
  2.1 FPGA主要廠商
  2.2 FPGA的結構
  2.3 基於LUT的設計方法
  2.4 LE與LAB
  2.5 全局網絡
  2.6 可配置I/O
  2.7 內部存儲資源
  2.8 實例:FPGA是如何實現用戶設計的
  2.9 其他資源
  小結
第3章 可綜合設計與模擬驗證
  3.1 RTL
  3.2 可綜合設計
    3.2.1 整體結構
    3.2.2 變量類型、時序邏輯與組合邏輯
    3.2.3 運算符和條件語句
    3.2.4 例化
    3.2.5 parameter與define
  3.3 模擬驗證
    3.3.1 一個最簡單的Testbench驗證平臺實例
    3.3.2 帶有比對功能和參考模型的驗證模型
  3.4 與Verilog模擬器有關的一點知識
  小結
第4章 綜合、佈局與布線
  4.1 工作流程
  4.2 綜合以及優化
    4.2.1 綜合優化的概念
    4.2.2 RTL代碼綜合優化思想
  4.3 佈局與布線
  小結
第5章 靜態時序分析
  5.1 什麼叫做靜態時序分析
  5.2 時序分析模型
    5.2.1 時序分析最基礎模型
    5.2.2 芯片外部輸入/輸出時序分析模型
  5.3 時序分析中的各項參數
    5.3.1 概述
    5.3.2 時序分析公式的推導
  5.4 時序約束文件的編寫

  5.5 實例:基於Timequest的時序約束和分析
    5.5.1 Timequest使用簡介
    5.5.2 如何閱讀時序報告
  小結
第6章 功耗控制
  6.1 CMOS門電路簡介
  6.2 FPGA功耗的構成
  6.3 時鐘網絡及其功耗
  6.4 門控時鐘
  6.5 劃分時鐘區域
  6.6 RAM的時鐘使能
  6.7 使用雙沿觸發器
  6.8 CMOS導通電流
  6.9 減少供電電壓
  6.10 改變I/O的終端方式
  6.11 實例:FPGA低功耗設計
  小結
第7章 跨時鐘域傳輸
  7.1 實例:跨時鐘域處理
  7.2 跨時鐘域的亞穩態現象
  7.3 亞穩態的多徑傳輸
  7.4 兩級觸發器同步器
  7.5 多徑與多級寄存器同步鏈
  7.6 組合邏輯信號的同步化
  7.7 快時鐘域信號的同步化
  7.8 多位信號的跨時鐘域處理
  7.9 實際設計中規劃跨時鐘方案的重要性
  小結
第8章 複位電路
  8.1 複位的用途
  8.2 無複位電路
  8.3 異步複位
  8.4 實例:異步複位測試
  8.5 同步複位
  8.6 異步複位與同步撤離
  8.7 複位網絡
  8.8 多時鐘域複位方案
  小結
第9章 異步FIFO原理及使用
  9.1 實例:異步FIFO的應用
  9.2 同步FIFO與異步FIFO
  9.3 異步FIFO設計思想
  9.4 異步FIFO設計中的關鍵技術
    9.4.1 異步FIFO讀/寫地址採樣
    9.4.2 FIFO的深度
  9.5 異步FIFO邏輯實現代碼
    9.5.1 信號定義
    9.5.2 RTL代碼
  9.6 異步FIFO的讀/寫時鐘差別對格雷碼的影響
  9.7 FIFO的應用註意事項

  小結
第10章 高效SDRAM控制器的設計
  10.1 SDRAM簡介
    10.1.1 SDRAM特點及其編址方式
    10.1.2 SDRAM原理
  10.2 SDRAM時序及操作特性
  10.3 實例:高效SDRAM控制器設計
    10.3.1 SDRAM控制器的設計思想
    10.3.2 SDRAM控制器內部模塊設計
    10.3.3 SDRAM控制器與SDRAM之間的芯片接口時序問題
  小結
第11章 高速SerDes接口設計
  11.1 高速SerDes接口的原理及其系統組成
    11.1.1 SerDes概述
    11.1.2 Cyclone IV GX高速收發器系統框架
    11.1.3 高速收發器時鐘架構
  11.2 高速SerDes接口的電氣特性
  11.3 動態可重配IP
  11.4 實例:高速SerDes接口邏輯設計
    11.4.1 設計需求
    11.4.2 設計具體實現
  小結
第12章 常用數字信號處理的FPGA實現
  12.1 模擬信號與數字信號
  12.2 數字信號的定點表示方式
    12.2.1 有符號和無符號的表示方法
    12.2.2 定點化運演算法則
  12.3 實例:FFT處理器在FPGA上的實現
    12.3.1 FFT基本原理
    12.3.2 FFT的信號流圖
  12.4 FFT在FPGA中的實現
    12.4.1 FFT的定點化
    12.4.2 FFT的實現細節
  12.5 實例:多速率抽取/插值濾波器在FPGA上的實現
    12.5.1 多速率抽取濾波器的優化電路
    12.5.2 多速率抽取濾波器的實現
  小結
第13章 高速LVDS信號的接收
  13.1 什麼是LVDS信號
  13.2 實例:使用FPGA接收LVDS信號
  13.3 採用input delay約束保證源同步接收的正確性
    13.3.1 源同步輸入時序分析
    13.3.2 使用input delay約束實現時序收斂
  13.4 使用iserdes及調整採樣時鐘方式來接收高速LVDS信號
    13.4.1 使用iserdes和idelay部件來接收高速LVDS信號的電路
    13.4.2 具體實現結構
  小結
第14章 佈局布線失敗怎麼辦
  14.1 佈局布線失敗
  14.2 找到設計的hot spot

  14.3 解決布線擁塞問題
  小結