鎖相環技術原理及 FPGA 實現

杜勇

  • 出版商: 電子工業
  • 出版日期: 2016-05-01
  • 定價: $408
  • 售價: 8.5$347
  • 語言: 簡體中文
  • 頁數: 292
  • ISBN: 7121287382
  • ISBN-13: 9787121287381
  • 相關分類: FPGA

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商品描述

本書從工程應用的角度詳細闡述鎖相環技術的工作原理,利用MATLAB及System View模擬工具軟件討論典型電路的工作過程。以Altera公司的FPGA為開發平臺,以Verilog HDL語言為開發工具,詳細闡述鎖相環技術的FPGA實現原理、結構、方法,以及模擬測試過程和具體技術細節,主要包括設計平臺及開發環境介紹、鎖相環跟蹤相位的原理、FPGA實現數字信號處理基礎、鎖相環路模型、一階環路的FPGA實現、環路濾波器與鎖相環特性、二階環路的FPGA實現、鎖相環路性能分析、鎖相測速測距的FPGA實現。

作者簡介

杜勇,男,高级工程师,1976年生,硕士学位,毕业于国防科技大学,现工作于酒泉卫星发射中心。承担的项目共计4项,主要方向为无线通信技术的设计与实现,均为项目负责人,主要承担项目总体方案设计、核心算法设计及FPGA实现、硬件电路板的设计等工作。

目錄大綱

第1章 設計環境及開發平台介紹
1.1 FPGA基礎知識
1.1.1 基本概念及發展歷程
1.1.2 FPGA的結構和工作原理
1.1.3 FPGA在數字信號處理中的應用
1.2 Altera器件簡介
1.3 Verilog HDL語言簡介
1.3.1 HDL語言簡介
1.3.2 Verilog HDL語言特點
1.3.3 Verilog HDL程序結構
1.4 Quartus II開發套件
1.4.1 Quartus II開發套件簡介
1.4.2 Quartus II軟件的用戶界面
1.5 ModelSim仿真軟件
1.6 MATLAB軟件
1.6.1 MATLAB軟件介紹
1.6.2 MATLAB工作界面
1.6.3 MATLAB的特點及優勢
1.6.4 MATLAB與Quartus的數據交互
1.7 SystemView軟件
1.7.1 SystemView簡介
1.7.2 SystemView工作界面
1.8 小結—欲善其事先利其器

第2章 FPGA數字信號處理基礎
2.1 FPGA中數的表示
2.1.1 萊布尼茲與二進制
2.1.2 定點數表示
2.1.3 浮點數表示
2.2 FPGA中數的運算
2.2.1 加/減法運算
2.2.2 乘法運算
2.2.3 除法運算
2.2.4 有效數據位的計算
2.3 有限字長效應
2.3.1 字長效應的產生因素
2.3.2 A/D轉換的字長效應
2.3.3 系統運算中的字長效應
2.4 FPGA中的常用處理模塊
2.4.1 加法器模塊
2.4.2 乘法器模塊
2.4.3 除法器模塊
2.4.4 浮點運算模塊
2.5 小結—四個過橋人

第3章 鎖相環為什麼能夠跟蹤相位
3.1 鎖相環的組成
3.1.1 關注信號的相位分量
3.1.2 VCO是一個積分器件
3.1.3 正弦鑒相器還是余弦鑒相器
3.1.4 環路濾波器的作用
3.2 從負反饋電路理解鎖相環
3.2.1 反饋電路的概念
3.2.2 負反饋電路的控制作用
3.2.3 鎖相環與基本負反饋電路的區別
3.2.4 分析鎖相環的工作狀態
3.3 最簡單的鎖相環
3.3.1 一階鎖相環的SystemView模型
3.3.2 確定VCO輸出的同相支路
3.4 鎖相環的基本性能參數
3.4.1 捕獲及跟蹤過程
3.4.2 環路的基本性能要求
3.5 分析一階環的基本參數
3.5.1 數學方法求解一階環
3.5.2 圖解法分析一階環工作過程
3.5.3 工程設計與理論分析的差異
3.5.4 遺忘的參數——鑒相濾波器截止頻率
3.6 小結——千條路與磨豆腐

第4章 一階鎖相環的FPGA實現
4.1 一階環的數字化模型
4.1.1 工程實例需求
4.1.2 數字鑒相器
4.1.3 數控振盪器
4.1.4 計算環路增益
4.2 數字鑒相濾波器設計
4.2.1 FIR與IIR濾波器
4.2.2 MATLAB濾波器函數
4.2.3 FIR濾波器的MATLAB設計
4.2.4 量化濾波器系數
4.3 Verilog HDL代碼風格
4.3.1 文件接口聲明
4.3.2 變量的命名方式
4.3.3 模塊對齊方式
4.3.4 阻塞賦值和非阻塞賦值
4.3.5 注釋語句
4.4 一階環的Verilog HDL設計
4.4.1 新建FPGA工程
4.4.2 數字乘法器設計
4.4.3 低通濾波器設計
4.4.4 數控振盪器設計
4.4.5 頂層文件設計
4.5 一階環的ModelSim仿真測試
4.5.1 MATLAB生成測試數據
4.5.2 編寫測試激勵文件
4.5.3 環路為什麼不能鎖定
4.5.4 繼續仿真分析環路性能
4.6 小結—科學的方法

第5章 從線性方程到環路模型
5.1 線性時不變系統
5.1.1 線性系統的概念
5.1.2 時不變系統的概念
5.1.3 為什麼研究線性時不變系統
5.2 信號的線性分解
5.2.1 信號的常用分解方法
5.2.2 分析的化身—歐拉
5.2.3 「e」是一個函數的極限
5.2.4 泰勒、麥克勞林與牛頓
5.2.5 上帝創造的公式—歐拉公式
5.3 從傅里葉級數到Z變換
5.3.1 溫室效應的發現者—傅里葉
5.3.2 傅里葉級數是一篇美妙的樂章
5.3.3 負頻率信號是什麼信號?
5.3.4 傅氏變換與拉氏變換
5.3.5 Z變換—離散時間系統分析工具
5.3.6 如何判斷系統是否穩定
5.4 鎖相環路的模型
5.5 小結—喬布斯的演講

第6章 環路濾波器決定鎖相環特性
6.1 最簡單的環路濾波器—RC濾波器
6.1.1 RC低通濾波器的頻率特性
6.1.2 二階環路的傳輸函數
6.2 回顧二階線性電路
6.2.1 二階線性電路與鎖相環
6.2.2 固有振盪頻率與阻尼系數
6.2.3 單位階躍信號的響應分析
6.3 RC濾波器二階環的SystemView仿真
6.3.1 RC濾波器鎖相環路模型
6.3.2 鎖定狀態與阻尼系數的仿真
6.4 反饋環路的穩定性分析
6.4.1 系統穩定與鎖相環穩定的關系
6.4.2 頻率特性與環路的穩定性關系
6.4.3 伯德圖分析方法
6.4.4 伯德圖分析RC二階環路的穩定性
6.4.5 二階環路的相位滯后是如何產生的
6.4.6 鑒相濾波器的影響
6.5 無源比例積分濾波器
6.5.1 頻率特性
6.5.2 環路的傳輸函數
6.5.3 環路穩定性分析及參數設計
6.5.4 環路的SystemView仿真
6.6 有源比例積分濾波器
6.6.1 頻率特性
6.6.2 環路的傳輸函數
6.6.3 環路穩定性分析及參數設計
6.6.4 環路的SystemView仿真
6.6.5 為什麼穩態相差可以為零
6.7 小結—世界上最容易的事

第7章 二階環的FPGA實現
7.1 依據模擬環設計數字環
7.1.1 從模擬到數字——雙線性變換
7.1.2 環路濾波器的數字化
7.1.3 理想二階環的參數設計
7.1.4 理想二階環的Verilog HDL設計
7.2 FPGA實現后的仿真測試
7.2.1 環路增益對鎖定性能的影響
7.2.2 頻差對鎖定性能的影響
7.2.3 環路捕獲范圍測試
7.3 理想二階環的數字化
7.3.1 NCO的數字化模型
7.3.2 環路的數字化模型
7.4 模擬與數字環路的關聯
7.4.1 確定環路濾波器系數
7.4.2 增益與環路濾波器系數的關系
7.4.3 兩種系數計算方法比較
7.5 小結—芝諾與庄子的哲學

第8章 鎖相環的性能分析
8.1 捕獲性能
8.1.1 捕獲過程
8.1.2 捕獲帶與捕獲時間
8.1.3 輔助捕獲方法
8.2 跟蹤性能
8.2.1 環路的穩態相差
8.2.2 環路的頻率特性
8.2.3 調制跟蹤與載波跟蹤
8.2.4 兩種跟蹤方式的SystemView仿真
8.3 噪聲性能
8.3.1 噪聲情況下的環路模型
8.3.2 輸出相位噪聲方差
8.3.3 環路噪聲帶寬
8.3.4 環路信噪比
8.4 理想二階環設計公式
8.5 小結—興趣是最好的老師

第9章 鎖相環解調PSK信號的FPGA實現
9.1 PSK調制解調原理
9.1.1 PSK調制原理及信號特征
9.1.2 PSK信號的MATLAB仿真
9.1.3 鎖相環解調PSK原理
9.2 鎖相環路解調參數設計
9.2.1 總體性能參數設計
9.2.2 下變頻乘法器設計
9.2.3 下變頻低通濾波器設計
9.2.4 鑒相乘法器設計
9.2.5 數控振盪器設計
9.2.6 環路濾波器設計
9.3 鎖相解調環的Verilog設計
9.3.1 頂層文件的Verilog設計
9.3.2 鑒相器的Verilog設計
9.3.3 環路濾波器的Verilog設計
9.4 鎖相解調環的仿真測試
9.4.1 環路捕獲范圍測試
9.4.2 NCO更新周期對環路增益的影響
9.5 小結—漁王的兒子

參考文獻