EDA原理及VHDL實現——從晶體管、門電路到Xilinx Vivado的數字系統設計

何賓

  • 出版商: 清華大學
  • 出版日期: 2016-12-01
  • 定價: $414
  • 售價: 8.5$352
  • 語言: 簡體中文
  • 頁數: 461
  • 裝訂: 平裝
  • ISBN: 7302446407
  • ISBN-13: 9787302446408
  • 已絕版

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商品描述

本書是為高等學校電子信息類及其相關專業編寫的數字系統設計教材。本書共分為11章,主要內容包括數字邏輯基礎、可編程邏輯器件工藝和結構、Vivado集成開發環境IP設計流程、Vivado集成開發環境VHDL設計流程、VHDL語言規範、基本數字單元VHDL描述、VHDL數字系統設計和實現、創建和封裝用戶IP設計和實現、Vivado調試工具原理及實現、數字系統高級設計方法及數模混合系統設計。 本書以Xilinx Artix7系列FPGA器件和Xilinx最新一代的Vivado 2015.4集成開發環境為設計平臺,根據數字系統設計課程的教學要求以及作者多年的教學經驗,將本科傳統的數字電子技術(數字邏輯)課程與復雜數字系統設計課程相融合,遵循循序漸進,由淺入深的原則,內容涵蓋了晶體管、門電路、數字邏輯理論、組合邏輯和時序邏輯、可編程邏輯器件結構、Vivado集成開發環境設計流程、VHDL語言、VHDL復雜數字系統設計、IP封裝與調用、在線邏輯分析儀工具以及數模混合系統設計等方面。 為了方便教師的教學和學生的自學,書中列舉了大量的設計實例,並提供了配套教學資源(詳見書中的學習說明)。本書可作為本科生和研究生學習數字系統設計相關課程的教材,也可作為從事Xilinx FPGA設計的工程技術人員的參考用書,同時也可作為Xilinx大學計劃培訓的授課教材。

作者簡介

何賓,著名的嵌入式技術和EDA技術專家,長期從事電子設計自動化方面的教學和科研工作,與全球多家知名的半導體廠商和EDA工具廠商大學計劃保持緊密合作。目前已經出版嵌入式和EDA方面的著作30餘部,內容涵蓋電路仿真、電路設計、可編程邏輯器件、數字信號處理、單片機、嵌入式系統、片上可編程系統等。典型的代表作有《Xilinx FPGA設計*指南》《Xilinx All Programmable Zynq-7000 SoC設計指南》《Altium Designer 13.0電路設計、仿真與驗證*指南》《Altium Designer 15.0電路仿真、設計、驗證與工藝實現*指南》《Xilinx FPGA數字設計——從門級到行為級的雙重描述》《Xilinx FPGA數字信號處理*指南——從HDL、模型到C的描述》《模擬與數字系統協同設計*指南-Cypress集成開發環境》《STC單片機原理及應用》《STC單片機C語言程序設計》等。

目錄大綱

序Ⅲ
前言Ⅴ
學習說明Ⅶ
章數字邏輯基礎
1.1數字邏輯的發展史
1.2開關係統
1.2.10和1的概念
1.2.2開關係統的優勢
1.2.3晶體管作為開關
1.2.4半導體物理器件
1.2.5半導體邏輯電路
1.2.6邏輯電路符號描述
1.3半導體數字集成電路
1.3.1集成電路的發展
1.3.2集成電路構成
1.3.3集成電路版圖
1.4基本邏輯門電路分析
1.4.1基本邏輯門電路的描述
1.4.2邏輯門電路的傳輸特性
1.4.3基本邏輯門集成電路
1.4.4不同工藝邏輯門的連接
1.5邏輯代數理論
1.5.1邏輯代數中運算關係
1.5.2邏輯函數表達式
1.6邏輯表達式的化簡
1.6.1使用運算律化簡邏輯表達式
1.6.2使諾圖化簡邏輯表達式
1.6.3不完全指定邏輯功能的化簡
1.6.4輸入變量的卡諾圖表示
1.7毛刺產生及消除
1.8數字碼製表示和轉換
1.8.1數字碼製表示
1.8.2數字碼製轉換
1.9組合邏輯電路
1.9.1編碼器
1.9.2譯碼器
1.9.3碼轉換器
1.9.4數據選擇器
1.9.5數據比較器
1.9.6加法器
1.9.7減法器
1.9.8加法器/減法器
1.9.9乘法器
1.10時序邏輯電路
1.10.1時序邏輯電路類型
1.10.2時序邏輯電路特點
1.10.3基本SR鎖存器
1.10.4同步SR鎖存器
1.10.5D鎖存器
1.10.6D觸發器
1.10.7其他觸發器
1.10.8普通寄存器
1.10.9移位寄存器
1.10.10存儲器
1.11有限自動狀態機
1.11.1有限自動狀態機原理
1.11.2狀態圖表示及實現
1.11.3三位計數器
第2章可編程邏輯器件工藝和結構
2.1可編程邏輯器件的發展歷史
2.2可編程邏輯器件工藝
2.3簡單可編程邏輯器件結構
2.3.1PROM原理及結構
2.3.2PAL原理及結構
2.3.3PLA原理及結構
2.4CPLD原理及結構
2.4.1功能塊
2.4.2宏單元
2.4.3快速連接矩陣
2.4.4輸入輸出塊
2.5FPGA原理及結構
2.5.1查找表結構及功能
2.5.2可配置的邏輯塊
2.5.3時鐘資源
2.5.4時鐘管理模塊
2.5.5塊存儲器資源
2.5.6互聯資源
2.5.7的DSP模塊
2.5.8輸入和輸出塊
2.5.9吉比特
2.5.10PCIE模塊
2.5.11XADC模塊
2.6CPLD和FPGA比較
2.7Xilinx可編程邏輯器件
2.7.1Xilinx CPLD芯片介紹
2.7.2Xilinx FPGA芯片介紹
2.7.3Xilinx PROM芯片介紹
第3章Vivado集成開發環境IP核設計流程
3.1IP的基本概念
3.1.1IP核來源
3.1.2IP核的方式
3.1.3IP核優化
3.2Vivado工具設計流程
3.3Vivado IP數字系統的設計與實現
3.3.1建立新的設計工程
3.3.2修改工程設置屬性
3.3.3創建塊設計
3.3.4生成設計輸出文件
3.4XDC文件原理及添加方法
3.4.1XDC的特性
3.4.2約束文件的使用方法
3.4.3約束順序
3.4.4XDC約束命令
3.4.5添加XDC文件
3.5查看綜合後的結果
3.6查看實現後的結果
3.7生成和下載比特流文件
3.7.1生成比特流文件
3.7.2下載比特流文件
3.8生成和下載PROM文件
第4章Vivado集成開發環境VHDL設計流程
4.1創建新的設計工程
4.2修改工程屬性
4.3創建並添加一個新的設計文件
4.4RTL詳細描述和分析
4.4.1詳細描述的原理
4.4.2詳細描述的過程
4.5設計綜合和分析
4.5.1綜合過程的關鍵問題
4.5.2執行設計綜合
4.5.3綜合報告的查看
4.6設計行為級仿真
4.7創建實現約束文件XDC
4.7.1實現約束的原理
4.7.2I/O規劃器功能
4.7.3實現約束過程
4.8設計實現和分析
4.8.1設計實現原理
4.8.2設計實現及分析
4.9設計時序仿真
4.10生成並下載比特流文件
4.10.1生成比特流文件
4.10.2下載比特流文件到FPGA
4.11生成並燒寫PROM文件
章VHDL語言規範
5.1VHDL程序結構和配置
5.1.1VHDL程序結構框架
5.1.2VHDL實體
5.1.3VHDL結構體
5.1.4配置聲明
5.2VHDL語言描述風格
5.2.1行為描述
5.2.2數據流描述
5.2.3結構化描述
5.3VHDL語言要素
5.3.1字符集
5.3.2語言要素、分隔符和分界符
5.3.3標識符
5.3.4抽象文字
5.3.5字符文字
5.3.6字符串文字
5.3.7比特字符串文字
5.3.8註釋
5.3.9保留字
5.3.10允許的字符替換
5.4VHDL設計資源共享
5.4.1庫的聲明和調用
5.4.2子程序和函數聲明
5.4.3函數體和子程序體
5.4.4子程序和函數重載
5.4.5解析函數
5.4.6包聲明
5.4.7包體
5.5VHDL類型
5.5.1標量類型
5.5.2複合類型
5.5.3訪問類型
5.5.4文件類型
5.5.5保護類型
5.6VHDL聲明
5.6.1類型聲明
5.6.2子類型聲明
5.6.3對象
5.6.4屬性聲明
5.6.5元件聲明
5.6.6組模板聲明
5.6.7組聲明
5.7VHDL說明
5.7.1屬性說明
5.7.2配置說明
5.7.3斷開說明
5.8VHDL名字
5.8.1簡單名字
5.8.2選擇名字
5.8.3索引名字
5.8.4切片名字
5.8.5屬性名字
5.9VHDL表達式
5.9.1VHDL操作符
5.9.2VHDL操作數
5.10VHDL順序描述語句
5.10.1wait語句
5.10.2斷言和報告語句
5.10.3信號分配語句
5.10.4變量分配語句
5.10.5子程序調用語句
5.10.6if語句
5.10.7case語句
5.10.8loop語句
5.10.9next語句
5.10.10et語句
5.10.11return語句
5.10.12null語句
5.11VHDL並發描述語句
5.11.1塊語句
5.11.2進程描述語句
5.11.3並行過程調用語句
5.11.4並行斷言語句
5.11.5並行信號分配語句
5.11.6元件例化語句
5.11.7生成語句
第6章基本數字邏輯單元的VHDL描述
6.1組合邏輯電路的VHDL描述
6.1.1邏輯門的VHDL描述
6.1.2編碼器的VHDL描述
6.1.3譯碼器的VHDL描述
6.1.4多路選擇器的VHDL描述
6.1.5數字比較器的VHDL描述
6.1.6總線緩衝器的VHDL描述
6.2數據運算操作的VHDL描述
6.2.1加法操作的VHDL描述
6.2.2減法操作的VHDL描述
6.2.3乘法操作的VHDL描述
6.2.4除法操作的VHDL描述
6.2.5算術邏輯單元的VHDL描述
6.3時序邏輯電路的VHDL描述
6.3.1觸發器和鎖存器的VHDL描述
6.3.2計數器的VHDL描述
6.3.3移位寄存器的VHDL描述
6.3.4脈衝寬度調製PWM的VHDL描述
6.4存儲器的VHDL描述
6.4.1ROM的VHDL描述
6.4.2RAM的VHDL描述
6.5有限自動狀態機的VHDL描述
6.5.1FSM設計原理
6.5.2FSM的分類及描述
第7章VHDL數字系統設計和實現
7.1設計所用外設的原理
7.1.1LED燈驅動原理
7.1.2開關驅動原理
7.1.3七段數碼管驅動原理
7.1.4VGA顯示器原理
7.1.5通用異步接收發送器原理
7.2系統設計原理
7.3創建新的設計工程
7.4VHDL數字系統設計流程
7.4.1設計分頻時鐘模塊2
7.4.2設計和仿真計數器模塊
7.4.3設計頂層模塊
7.4.4設計和例化分頻時鐘模塊1
7.4.5設計七段數碼管模塊
7.4.6設計和例化分頻時鐘模塊3
7.4.7設計和例化通用異步模塊
7.4.8設計和例化分頻時鐘模塊4
7.4.9設計和例化VGA控制器模塊

第8章創建和封裝用戶IP設計和實現
8.1Vivado定制IP流程導論
8.2封裝用戶定義IP核設計流程
8.2.1創建新的封裝IP設計工程
8.2.2添加VHDL設計源文件
8.2.3設置定制IP的庫名和目錄
8.2.4封裝定制IP的實現
8.3調用用戶自定義IP實現流程
8.3.1創建新的調用IP工程
8.3.2設置包含調用IP的路徑
8.3.3創建基於IP的系統
8.4系統行為級仿真
8.5系統設計綜合
8.6系統實現和驗證
第9章Vivado調試工具原理及實現
9.1設計調試原理和方法
9.2FIFO IP的生成和調用
9.2.1創建新的工程
9.2.2添加FIFO IP核
9.2.3添加頂層設計文件
9.2.4添加XDC文件
9.3網表調試探測流程方法及實現
9.3.1網表調試探測流程的方法
9.3.2網表調試探測流程的實現
9.4使用添加VHDL屬性調試探測流程
9.5使用VHDL例化調試核調試探測流程
0章數字系統高級設計方法
10.1數字系統設計目標
10.2時序基本概念
10.2.1基本術語
10.2.2時序路徑
10.2.3建立和保持鬆弛
10.2.4去除和恢復檢查
10.3邏輯複製和復用
10.3.1邏輯複製
10.3.2邏輯復用
10.4並行和流水線
10.4.1並行設計
10.4.2流水線設計
10.5同步和異步單元處理
10.5.1同步單元處理
10.5.2異步單元處理
10.6邏輯結構處理
10.6.1邏輯結構設計方法
10.6.2if和case語句的使用
1章數模混合系統設計
11.1模數轉換器原理
11.1.1模數轉換器的參數
11.1.2模數轉換器的類型
11.2數模轉換器原理
11.2.1數模轉換器的參數
11.2.2數模轉換器的類型
11.3基於XADC的信號採集和處理原理及實現
11.3.1XADC模塊原理
11.3.2XADC原語
11.3.31602模塊原理
11.3.4信號採集、處理和顯示的實現
11.4基於DAC的信號發生器的設計原理及實現
11.4.1D/A轉換器工作原理
11.4.2函數信號產生原理
11.4.3設計實現