CPU 架構三雄鼎立 - RISC-V 處理器架構及驗證精練

吳慶波、張凡、張留洋、吳喜廣 著

  • 出版商: 深智數位
  • 出版日期: 2024-07-19
  • 定價: $780
  • 售價: 7.9$616
  • 語言: 繁體中文
  • 頁數: 320
  • ISBN: 6267383822
  • ISBN-13: 9786267383827
  • 相關分類: RISC-V
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商品描述

«開放原始碼架構,任何人都可以設計、分享及改進基於RISC-V的產品

«RISC-V精簡指令集架構,易於學習和實現,提升處理器效能

«RISC-V適用於從嵌入式系統到高性能計算等多個領域

«支援模組化和自定義擴充,根據需要客製化其指令集

«RISC-V的低開發成本,開放原始碼和免授權費的特性

«RISC-V的開放性,有大量的學習資源和社區支持

«強大的生態系統,包括商業公司、學術機構和個人開發者

«安全性和可靠性,對於需要高安全標準的應用尤其重要

«國際化和標準化,RISC-V能夠與國際技術標準接軌

«創新和研究,RISC-V成為了許多創新研究

 

有了封閉的WindowsMacOS,就有對應自由開放的Linux,而以民主自洽的作業系統生態中,竟然發展出比封閉架構更奔放的世界,如各式各樣的Linux Distros以及全世界市佔率最高的OS:Android。那邊在CPU的世界中呢?封閉的X86及高授權費用的ARM總是讓人綁手綁腳,RISC-V的出現,讓CPU世界也能享有開放原始碼的自由。開放原始碼和免費使用是RISC-V最大的優勢之一。這不僅讓開發者能夠針對特定的應用場景進行定制和優化,降低了CPU的設計成本,也促進了技術的創新和發展。RISC-V的模組化和簡潔設計更是一大亮點,使得晶片設計者能夠輕易地開發出簡單、高效的RISC-V CPU,尤其適合於對功耗和程式體積有嚴格要求的嵌入式和物聯網領域。2015RISC-V基金會成立以來,它已成為一個開放、協作的軟硬體創新者社區,不僅指導著RISC-V的未來發展方向,也推動了其在全球範圍內的廣泛應用。越來越多的產業巨頭加入了RISC-V基金會,如果你想熟悉一個CPU架構,又想自己實作出來,RISC-V將會是你最棒的選擇。

作者簡介

吳慶波

研究員,現為中國教育部國產基礎軟體工程研究中心主任、麒麟作業系統首席科學家。獲中國國家科學技術進步獎一等獎1(排名第1)、中國部委級科學技術進步獎一等獎7項,獲授權發明專利5項,參與編寫專著5部,發表論文30餘篇。

 

張凡

博士,鵬城實驗室新型網路研究部產業網際網路研究所副所長,主持航空基金、中國西安市科技創新項目等課題2項,作為核心成員參加「核高基」重大專項、中國國家自然科學基金重點項目、中國國家「863計劃」重大專項及目標導向類課題等7項。獲中國西省科學技術進步獎一等獎、三等獎各1項。

 

張留洋

博士,畢業於北京航空航天大學,鵬城實驗室助理研究員。主要研究方向為計算機體系結構、新型計算架構設計、數模混合電路設計及儲存器電路設計等。作為核心人員參與了團隊多款 RISC-V 架構處理器的設計與流片工作。

 

吳喜廣

博士,畢業於法國巴黎中央理工高等電力學院,鵬城實驗室助理研究員。主要研究方向為計算機體系結構、硬體加速、智慧輕量化設計等。作為核心人員參與了實驗室多項重點專案的開發。

目錄大綱

第一部分 處理器指令集架構

1 RISC-V 指令集架構淺析

1.1指令集架構

1.2 RISC-V 指令集簡介

1.3 RISC-V 基礎指令集

1.4 RISC-V 擴展指令集

1.5 RISC-V 64位元基礎指令

1.6 RISC-V 特權指令

1.7 本章小結

 

第二部分 處理器微架構

2 微架構頂層分析

2.1 管線

2.2 Ariane微架構

2.3 本章小結

 

3 指令提取

3.1 指令提取概述

3.2分支預測演算法

3.3 指令提取單元設計

3.4 本章小結

 

4 指令解碼

4.1指令解碼概述

4.2指令解碼單元設計

4.3本章小結

 

5 指令發射

5.1單發射和多發射

5.2 順序發射和亂序發射

5.3指令動態排程

5.4指令發射單元設計

5.5本章小結

 

6 指令執行

6.1指令執行敘述

6.2 指令執行單元設計

6.3 本章小結

 

7 指令提交

7.1 指令提交概述

7.2指令提交單元設計

7.3本章小結

 

8 儲存管理

8.1 快取原理

8.2快取設計

8.3儲存管理部件

8.4儲存管理部件設計

8.5本章小結

 

9 中斷和異常

9.1中斷和異常概述

9.2異常處理機制

9.3中斷控制平臺

9.4中斷和異常設計實例

9.5本章小結

 

第三部分 處理器驗證

10 UVM 簡介

10.1 UVM 概述

10.2 UVM 基本概念

10.3 UVM 組件介紹

10.4 本章小結

 

11 RISC-V 驗證框架

11.1通用驗證框架

11.2 RISC-V 驗證特點

11.3本章小結

 

12 RISC-V 指令發生器

12.1 RISCV-DV 概述

12.2 RISCV-DV 使用方法

12.3 RISCV-DV 結構分析

12.4本章小結

 

13 RISC-V 指令集模擬器

13.1 RISC-V 指令集模擬器概述

13.2 Spike概述

13.3 Spike使用方法

13.4 Spike原始程式分碼析

13.5 Spike擴展

13.6本章小結