數碼設計與電腦體系結構 RISC-V版 Digital Design and Computer Architecture, RISC-V Edition: RISC-V Edition

Sarah l.Harris，David Harris 譯 張功萱 等

數碼設計與電腦體系結構 RISC-V版

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商品描述

繼MIPS版和ARM版之後，本書與時俱進地推出了RISC-V版。
全書從電腦體系結構的角度介紹數碼邏輯設計的基礎知識，
從基本的二進制數開始，詳細討論RISC-V處理器的設計原則、技術與方法。
本書首先介紹數碼邏輯閘，接著講解組合電路與時序電路的設計，
並以這些基本的數碼邏輯設計概念為基礎，重點介紹如何設計真實的處理器。
書中包含大量範例，並分別以SystemVerilog和VHDL給出對應數碼系統設計的實作。
本書不僅反映了目前數碼電路設計的主流方法，也突顯了電腦體系結構的工程特點，
適合高等院校電腦相關專業的學生閱讀，也適合從事處理器設計的技術人員參考。

作者簡介

張功萱，南京理工大學教授/博士生導師，本科畢業於天津大學。獲電子計算機學士學位，研究生就讀於南京理工大學。分別獲計算機應用碩士學位和計算機應用技術博士學位。中國計算機學會理事、中國計算機體系結構專委會副主任、江蘇省計算機學會常務理事。曾作為澳大利亞RMIT訪問學者，開展國際合作交流。主要研究領域包括：Web服務與分佈式計算、可信計算與信息安全、多核及嵌入式技術。主持和參與國家自然基金項目、863項目、江蘇自然基金重大專項、國防預研等21項；在國內外期刊上（如IEEE TPDS等）發表論文近80篇，SCI收錄12篇；申請國家/國防發明專利12項，授權5項；獲省部級科技進步獎二等獎1項、三等獎1項。主講本科課程為“計算機組成原理”和“計算機系統結構”，其中“計算機組成原理”為江蘇省精品課程。

目錄大綱

譯者序
前言
第1章 數字系統 1
1.1 寫在最前面 1
1.2 管理複雜性的技術 1
1.2.1 抽象 1
1.2.2 準則 2
1.2.3 三Y原則 3
1.3 數字抽象 3
1.4 數制系統 4
1.4.1 十進制數 4
1.4.2 二進制數 5
1.4.3 十六進制數 6
1.4.4 字節、半字和字 7
1.4.5 二進制加法 8
1.4.6 有符號二進制數 8
1.5 邏輯閘 11
1.5.1 非門 11
1.5.2 緩衝器 11
1.5.3 與門 11
1.5.4 或門 12
1.5.5 其他二輸入邏輯閘 12
1.5.6 多重輸入邏輯閘 12
1.6 數字抽象的相關概念 13
1.6.1 電源電壓 13
1.6.2 邏輯電平 13
1.6.3 噪音容限 14
1.6.4 直流傳輸特性 14
1.6.5 靜態準則 15
1.7 CMOS電晶體* 16
1.7.1 半導體 16
1.7.2 二極管 17
1.7.3 電容 17
1.7.4 nMOS和pMOS電晶體 17
1.7.5 CMOS非閘 19
1.7.6 其他CMOS邏輯閘 19
1.7.7 傳輸閘 21
1.7.8 偽nMOS邏輯 21
1.8 功耗* 21
1.9 本章總結與後續章節概覽 23
習題 23
面試題 29
第2章 組合邏輯設計 30
2.1 引言 30
2.2 布林表達式 32
2.2.1 術語 32
2.2.2 與或式 32
2.2.3 或與式 33
2.3 布林代數 34
2.3.1 公理 34
2.3.2 單變量定律 34
2.3.3 多變量定律 35
2.3.4 定律的統一證明方法 36
2.3.5 表達式化簡 37
2.4 從邏輯到閘 37
2.5 多層次組合邏輯 39
2.5.1 邏輯閘量的精簡 39
2.5.2 推氣泡法 40
2.6 非法值和浮空值 42
2.6.1 非法值X 42
2.6.2 浮空值Z 42
2.7 卡諾圖 43
2.7.1 畫圈的原理 44
2.7.2 用卡諾圖最小化邏輯 44
2.7.3 無關項 46
2.7.4 小結 47
2.8 組合邏輯模組 47
2.8.1 多路選擇器 47
2.8.2 譯碼器 50
2.9 時序 50
2.9.1 傳輸延遲和最小延遲 50
2.9.2 毛刺 53
2.10 本章總結 54
習題 55
面試題 59
第3章 時序邏輯設計 60
3.1 引言 60
3.2 鎖存器和觸發器 60
3.2.1 SR鎖存器 61
3.2.2 D鎖存器 62
3.2.3 D觸發器 63
3.2.4 暫存器 63
3.2.5 帶使能端的觸發器 63
3.2.6 帶重設功能的觸發器 64
3.2.7 電晶體級的鎖存器和觸發器設計* 64
3.2.8 小結 65
3.3 同步邏輯設計 66
3.3.1 問題電路 66
3.3.2 同步時序電路 67
3.3.3 同步和異步電路 68
3.4 有限狀態機 68
3.4.1 有限狀態機設計實例 69
3.4.2 狀態編碼 72
3.4.3 Moore型和Mealy型狀態機 73
3.4.4 狀態機的分解 76
3.4.5 由電路圖導出有限狀態機 77
3.4.6 小結 79
3.5 時序邏輯電路的時序 79
3.5.1 動態準則 80
3.5.2 系統時序 80
3.5.3 時脈偏移* 83
3.5.4 亞穩態 85
3.5.5 同步器 86
3.5.6 分辨時間的推導* 87
3.6 並行 89
3.7 本章總結 91
習題 92
面試題 96
第4章 硬件描述語言 97
4.1 引言 97
4.1.1 模組 97
4.1.2 語言起源 98
4.1.3 模擬與綜合 99
4.2 組合邏輯 100
4.2.1 位元運算子 100
4.2.2 註解和空白字符 102
4.2.3 歸約運算子 102
4.2.4 條件賦值 103
4.2.5 內部變量 105
4.2.6 優先級 106
4.2.7 數字 107
4.2.8 Z和X 108
4.2.9 位元混合 109
4.2.10 延遲 109
4.3 結構建模 110
4.4 時序邏輯 113
4.4.1 暫存器 113
4.4.2 可重設暫存器 115
4.4.3 使能暫存器 116
4.4.4 多寄存器 117
4.4.5 鎖存器 117
4.5 更多組合邏輯 118
4.5.1 case 語句 120
4.5.2 if語句 122
4.5.3 含無關項的真值表 123
4.5.4 阻塞和非阻塞賦值 124
4.6 有限狀態機 127
4.7 資料型態* 130
4.7.1 System Verilog 130
4.7.2 VHDL 131
4.8 參數化模組* 133
4.9 測試平臺 136
4.10 本章總結 139
習題 139
System Verilog 習題 142
VHDL習題 145
面試題 146
第5章 常見數碼模組 147
5.1 引言 147
5.2 算術電路 147
5.2.1 加法 147
5.2.2 減法 153
5.2.3 比較器 153
5.2.4 算術邏輯單元 155
5.2.5 移位器和循環移位器 158
5.2.6 乘法* 159
5.2.7 除法* 159
5.2.8 擴展材料 160
5.3 數制系統 161
……

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