數字邏輯與電腦組成

本書內容涵蓋電腦系統層次結構中從數字邏輯電路到指令集體系結構（ISA）之間的抽象層，
重點是數字邏輯電路設計、ISA設計和微體系結構設計，包括數字邏輯電路、整數和浮點數運算、
指令系統、中央處理器、存儲器和輸入/輸出等方面的設計思路和具體結構。
本書與時俱進地選擇開放的RISC-V指令集架構作為模型機，
順應國際一流大學在電腦組成相關課程教學與CPU實驗設計方面的發展趨勢，
豐富了國內教材在指令集架構方面的多樣性，並且有助於讀者進行對比學習。

本書特色
·融合“數字邏輯電路”和“電腦組成原理”。
合並傳統課程體系中原本獨立但又密切相關的兩門課程，旨在用更短的學時達到更高的學習目標，
使相關知識融會貫通，更利於讀者深刻理解電腦系統的硬件設計與實現原理。
·採用RISC-V指令集架構作為模型機。
新興的RISC-V指令集具備開放、簡潔、易於擴展等優勢，在教學上可清晰呈現上層軟件與指令集架構之間、
指令集架構與底層架構之間的關系，為讀者進階RISC-V生態系統的芯片開發打好基礎。
·滿足不同課程和不同課時的教學需求。
面向不同的先導課程及後續課程設置，提供有針對性的教學建議，構建完整的知識框架。
此外，還提供CPU設計的實現方案及豐富的習題，相關內容可作為基於FPGA和硬件描述語言的CPU設計實驗的參考。

袁春風　

南京大學計算機科學與技術系教授，主要研究領域為大數據計算與並行處理技術、Web信息檢索與文本挖掘技術等。
在相關領域承擔科研項目50多項，先後承擔多項教育部產學合作協同育人項目，
發表科研論文近100篇，兩次獲江蘇省科技進步二等獎，並獲江蘇省優秀軟件一等獎。

先後主持國家級精品課程、國家級精品資源共享課“計算機組成原理”，
主持江蘇省精品課程“計算機組成與系統結構”；
主編普通高等教育國家級規劃教材《計算機組成與系統結構》，
主編江蘇省重點建設教材《計算機系統基礎》和《計算機組成與設計》

前言
第1章　二進制編碼1
1.1　電腦系統概述1
1.1.1　馮·諾依曼結構電腦1
1.1.2　程序的表示與執行3
1.1.3　電腦系統抽象層5
1.2　二進制數的表示6
1.2.1　電腦的外部信息和內部數據6
1.2.2　進位計數制7
1.2.3　二進制數與其他計數制數之間的轉換8
1.3　數值型數據的編碼表示11
1.3.1　定點數的編碼11
1.3.2　整數的表示16
1.3.3　浮點數的表示18
1.3.4　十進制數的二進制編碼表示21
1.4　非數值型數據的編碼表示22
1.4.1　邏輯值的表示22
1.4.2　西文字符的表示22
1.4.3　漢字的表示24
1.5　數據的寬度和存儲24
1.5.1　數據的寬度和單位24
1.5.2　數據的存儲和排列順序26
1.6　本章小結27
習題27

第2章　數字邏輯基礎30
2.1　邏輯門和數字抽象30
2.1.1　邏輯門30
2.1.2　數字抽象32
2.1.3　CMOS晶體管34
2.1.4　CMOS電路電氣特性39
2.2　布爾代數41
2.2.1　公理系統41
2.2.2　定理42
2.3　邏輯關系描述45
2.3.1　邏輯函數45
2.3.2　真值表與波形圖45
2.3.3　邏輯函數的標準表示46
2.4　邏輯函數的化簡與變換48
2.4.1　代數法化簡48
2.4.2　卡諾圖法化簡49
2.4.3　邏輯函數變換52
2.5　本章小結54
習題54

第3章　組合邏輯電路56
3.1　組合邏輯電路概述56
3.1.1　組合邏輯電路構成規則56
3.1.2　邏輯電路圖57
3.1.3　兩級和多級組合邏輯電路59
3.1.4　組合邏輯電路設計59
3.1.5　非法值和高阻態61
3.2　典型組合邏輯部件設計62
3.2.1　解碼器和編碼器62
3.2.2　多路選擇器和多路分配器65
3.2.3　半加器和全加器67
3.3　組合邏輯電路時序分析68
3.3.1　傳輸延遲和最小延遲68
3.3.2　競爭冒險70
3.4　本章小結70
習題71

第4章　時序邏輯電路74
4.1　時序邏輯電路概述74
4.1.1　時序邏輯與有限狀態機74
4.1.2　時序邏輯電路的基本結構76
4.1.3　時序邏輯電路的定時77
4.2　鎖存器和觸發器77
4.2.1　雙穩態元件77
4.2.2　SR鎖存器78
4.2.3　D鎖存器79
4.2.4　D觸發器79
4.2.5　T觸發器81
4.3　同步時序邏輯設計82
4.3.1　同步時序邏輯設計步驟82
4.3.2　狀態圖/狀態表設計83
4.3.3　狀態化簡和狀態編碼86
4.3.4　電路設計和分析88
4.4　典型時序邏輯部件設計92
4.4.1　計數器92
4.4.2　寄存器和寄存器堆95
4.4.3　移位寄存器97
4.5　本章小結100
習題100

第5章　FPGA設計和硬件描述語言103
5.1　可編程邏輯器件和FPGA設計103
5.1.1　可編程邏輯器件103
5.1.2　存儲器陣列106
5.1.3　FPGA設計概述109
5.1.4　專用集成電路110
5.2　HDL概述111
5.2.1　VHDL和Verilog HDL111
5.2.2　基於HDL的數字電路設計流程112
5.3　Verilog語言簡介116
5.3.1　模塊、埠和實例化116
5.3.2　標識符、常量和註釋117
5.3.3　數據類型118
5.3.4　運算符及其優先級121
5.4　Verilog的建模方式125
5.4.1　三種建模方式125
5.4.2　行為建模中的過程語句129
5.5　Verilog代碼實例136
5.5.1　組合邏輯代碼實例136
5.5.2　時序邏輯代碼實例137
5.6　本章小結139
習題140

第6章　運算方法和運算部件143
6.1　基本運算部件143
6.1.1　串行進位加法器143
6.1.2　並行進位加法器145
6.1.3　帶標志加法器147
6.1.4　算術邏輯部件149
6.2　定點數運算150
6.2.1　補碼加減運算150
6.2.2　原碼加減運算152
6.2.3　移碼加減運算153
6.2.4　原碼乘法運算153
6.2.5　補碼乘法運算158
6.2.6　快速乘法器160
6.2.7　原碼除法運算163
6.2.8　補碼除法運算168
6.3　浮點數運算170
6.3.1　浮點數加減運算171
6.3.2　浮點數乘除運算176
6.4　本章小結179
習題179

第7章　指令系統182
7.1　指令系統概述182
7.2　指令系統設計183
7.2.1　操作數和尋址方式183
7.2.2　操作類型和操作碼編碼186
7.2.3　標志信息的生成與使用188
7.2.4　指令系統風格190
7.2.5　異常和中斷處理192
7.3　指令系統實例：RISC-V架構193
7.3.1　RISC-V指令系統概述194
7.3.2　RISC-V指令參考卡196
7.3.3　基礎整數指令集199
7.3.4　可選擴展指令集204
7.4　本章小結206
習題207

第8章　中央處理器212
8.1　CPU概述212
8.1.1　CPU的基本功能212
8.1.2　CPU的基本組成213
8.1.3　數據通路與時序控制215
8.1.4　電腦性能與CPU時間216
8.2　單周期CPU設計218
8.2.1　指令功能的描述219
8.2.2　單周期數據通路的設計220
8.2.3　控制器的設計231
8.2.4　時鐘周期的確定239
8.3　多周期CPU設計240
8.3.1　多周期數據通路的設計240
8.3.2　硬連線控制器設計244
8.3.3　微程序控制器設計246
8.3.4　帶異常處理的CPU設計247
8.4　流水線CPU設計251
8.4.1　流水線CPU概述251
8.4.2　指令的流水段分析252
8.4.3　流水線數據通路的設計255
8.4.4　流水線控制器的設計259
8.5　流水線冒險及其處理261
8.5.1　結構冒險261
8.5.2　數據冒險262
8.5.3　控制冒險266
8.6　高級流水線技術271
8.6.1　靜態多發射處理器272
8.6.2　動態多發射處理器275
8.7　本章小結277
習題278

第9章　存儲器層次結構282
9.1　存儲器概述282
9.1.1　存儲器的基本元件282
9.1.2　存儲器的層次結構283
9.2　主存儲器的基本結構284
9.2.1　主存儲器的組成和基本操作284
9.2.2　SRAM芯片和DRAM芯片285
9.2.3　存儲器芯片的擴展288
9.3　高速緩沖存儲器289
9.3.1　程序訪問的局部性289
9.3.2　cache的基本工作原理291
9.3.3　cache行和主存塊之間的映射方式292
9.3.4　cache中主存塊的替換算法300
9.3.5　cache的一致性問題302
9.3.6　cache設計應考慮的問題303
9.3.7　cache結構舉例307
9.3.8　cache和程序性能308
9.4　虛擬存儲器309
9.4.1　虛擬存儲器的基本概念309
9.4.2　進程的虛擬地址空間310
9.4.3　虛擬存儲器的實現312
9.4.4　存儲保護319
9.5　本章小結320
習題320

第10章　系統互連與輸入/輸出326
10.1　外設與CPU和主存的互連326
10.1.1　外設的分類和特點326
10.1.2　系統總線及互連結構330
10.2　I/O接口和I/O埠335
10.2.1　I/O接口的功能和通用結構335
10.2.2　I/O埠及其編址方式337
10.3　輸入/輸出控制方式338
10.3.1　程序直接控制I/O方式338
10.3.2　中斷控制I/O方式342
10.3.3　DMA控制I/O方式349
10.4　I/O子系統中的I/O軟件352
10.4.1　I/O子系統層次結構352
10.4.2　與設備無關的I/O軟件354
10.4.3　設備驅動程序355
10.4.4　中斷服務程序356
10.5　本章小結357
習題358
參考文獻361