數字邏輯原理與FPGA設計（微課視頻版）

 

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第1章緒論

 

1.1數字時代

 

1.1.1模擬信號

 

1.1.2數字信號

 

1.2數字系統

 

1.2.1數字技術的特點

 

1.2.2數字邏輯電路

 

1.2.3數字系統層次結構

 

1.2.4典型的數字系統——電腦

 

1.2.5數字邏輯的內容及研究方法

 

1.3數制及數制轉換

 

1.3.1數制

 

1.3.2數制轉換

 

1.4帶符號二進制數的代碼表示

 

1.5編碼

 

1.5.1BCD碼

 

1.5.2格雷碼

 

1.5.3奇偶校驗碼

 

1.5.4ASCII

 

第2章邏輯代數基礎

 

2.1邏輯代數的基本概念

 

2.1.1邏輯量及基本運算

 

2.1.2邏輯表達式

 

2.1.3邏輯代數的定理

 

2.2邏輯函數

 

2.2.1邏輯函數的定義

 

2.2.2邏輯函數的表示法

 

2.2.3復合邏輯

 

2.3邏輯函數的標準形式

 

2.3.1最小項及最小項表達式

 

2.3.2最大項及最大項表達式

 

2.3.3邏輯函數表達式的轉換方法

 

2.3.4邏輯函數的相等

 

2.4邏輯代數的重要定理

 

2.4.1重要定理

 

2.4.2重要定理與最小項、最大項之關系

 

2.5邏輯函數化簡

 

2.5.1代數化簡法

 

2.5.2卡諾圖化簡法

 

2.5.3具有任意項的邏輯函數的化簡

 

第3章組合邏輯電路

 

3.1邏輯門電路簡介

 

3.1.1邏輯門電路的基本結構與工作原理

 

3.1.2簡單邏輯門電路

 

3.1.3復合邏輯門電路

 

3.1.4邏輯門電路的主要外特性參數

 

3.1.5正邏輯與負邏輯

 

3.2組合邏輯電路分析

 

3.2.1組合邏輯電路的基本特點

 

3.2.2組合邏輯電路分析

 

3.2.3常用組合邏輯電路分析舉例

 

3.3組合邏輯電路設計

 

3.4設計方法的靈活運用

 

3.4.1邏輯代數法

 

3.4.2利用無關項簡化設計

 

3.4.3分析設計法

 

3.5組合邏輯電路的險象

 

3.5.1險象的產生與分類

 

3.5.2險象的判斷與消除

 

3.6常用的組合邏輯電路設計

 

3.6.18421碼加法器

 

3.6.2數碼管顯示解碼器

 

3.6.3多路選擇器與多路分配器

 

第4章時序邏輯電路分析

 

4.1時序邏輯電路模型

 

4.2觸發器

 

4.2.1基本RS觸發器

 

4.2.2常用觸發器

 

4.2.3各類觸發器的相互轉換

 

4.2.4集成觸發器的主要特性參數

 

4.3同步時序邏輯電路

 

4.3.1同步時序邏輯電路描述

 

4.3.2同步時序邏輯電路分析

 

4.4異步時序邏輯電路

 

4.5常用時序邏輯電路

 

4.5.1寄存器

 

4.5.2計數器

 

4.5.3節拍脈沖發生器

 

4.6脈沖波形生成電路

 

4.6.1單穩態觸發器

 

4.6.2施密特觸發器

 

4.6.3多諧振盪器

 

4.6.4555定時器及其應用

 

第5章時序邏輯電路設計

 

5.1同步時序邏輯電路設計的基本方法

 

5.2建立原始狀態

 

5.3狀態化簡

 

5.3.1狀態化簡的基本原理

 

5.3.2完全定義狀態化簡方法

 

5.4狀態編碼

 

5.4.1確定存儲狀態所需的觸發器個數

 

5.4.2用相鄰編碼法實現狀態編碼

 

5.5確定激勵函數及輸出方程

 

5.5.1選定觸發器類型

 

5.5.2求激勵函數及輸出函數

 

5.5.3電路的“掛起”及恢復問題

 

5.6時序邏輯設計舉例

 

5.6.1序列檢測器設計

 

5.6.2計數器設計

 

5.6.3基於MSI器件實現任意模值計數器 

 

第6章可編程邏輯器件

 

6.1可編程邏輯器件概述

 

6.1.1可編程邏輯器件的發展歷程

 

6.1.2可編程邏輯器件分類

 

6.1.3可編程邏輯器件的結構

 

6.2簡單PLD原理

 

6.2.1PLD中陣列的表示方法

 

6.2.2PROM

 

6.2.3PLA器件

 

6.2.4PAL器件

 

6.2.5GAL器件

 

6.3CPLD

 

6.3.1傳統的CPLD基本結構

 

6.3.2最新CPLD的基本結構

 

6.4FPGA

 

6.4.1FPGA的基本結構

 

6.4.2Altera公司Cyclone Ⅳ系列器件的結構

 

6.4.3最新FPGA的基本結構

 

第7章Verilog HDL設計基礎

 

7.1硬件描述語言簡介

 

7.1.1概述

 

7.1.2HDL的特點

 

7.1.3Verilog HDL與VHDL的比較

 

7.2Verilog HDL程序的基本語法

 

7.2.1Verilog HDL程序結構

 

7.2.2Verilog HDL基本語法

 

7.2.3Verilog HDL數據流建模

 

7.2.4Verilog HDL行為建模

 

7.2.5Verilog HDL結構建模

 

7.2.6Verilog HDL層次化設計

 

7.3Verilog HDL其他基本語句

 

7.3.1選擇語句

 

7.3.2循環語句

 

7.3.3任務和函數語句

 

7.4常見組合邏輯電路的Verilog HDL設計

 

7.4.1編碼器、解碼器、選擇器

 

7.4.2數值比較器

 

7.5常見時序邏輯電路的Verilog HDL設計

 

7.5.1觸發器

 

7.5.2鎖存器和寄存器

 

7.5.3計數器

 

7.6有限狀態機的Verilog HDL設計

 

7.6.1有限狀態機

 

7.6.2狀態機的設計

 

第8章FPGA設計基礎

 

8.1EDA技術概述

 

8.1.1EDA技術的發展歷程

 

8.1.2EDA技術的主要內容

 

8.1.3EDA技術的發展趨勢

 

8.2FPGA設計方法與設計流程

 

8.2.1基於FPGA的層次化設計方法

 

8.2.2基於FPGA技術的數字邏輯系統設計流程

 

8.3FPGA設計工具——Quartus Ⅱ13.1

 

8.3.1Quartus Ⅱ13.1的安裝

 

8.3.2Quartus Ⅱ13.1設計流程

 

8.4Quartus Ⅱ13.1設計入門

 

8.4.1啟動Quartus Ⅱ13.1

 

8.4.2設計輸入

 

8.4.3編譯綜合

 

8.4.4模擬測試

 

8.4.5硬件測試

 

第9章數字邏輯實驗指南

 

9.1基於原理圖輸入設計4位加法器

 

9.1.1設計提示

 

9.1.2Quartus Ⅱ設計流程

 

9.2基於Verilog HDL文本輸入設計7段數碼顯示解碼器

 

9.2.1設計提示 

 

9.2.2Quartus Ⅱ設計流程

 

9.3基於混合輸入方式的Quartus Ⅱ設計

 

9.3.1設計要求

 

9.3.2設計提示

 

9.3.3Quartus Ⅱ設計流程

 

9.4基於宏功能模塊LPM_ROM的4位乘法器設計

 

9.4.1設計提示

 

9.4.2Quartus Ⅱ設計流程

 

9.5數字邏輯基礎型實驗

 

實驗18位加法器的FPGA設計

 

實驗2解碼器的FPGA設計

 

實驗3計數器的FPGA設計

 

實驗4100分頻十進制同步加法計數器FPGA設計

 

實驗5偽隨機信號發生器FPGA設計

 

實驗6應用Verilog HDL完成簡單組合電路FPGA設計

 

實驗7應用Verilog HDL完成簡單時序電路FPGA設計

 

實驗8基於Verilog HDL語言的4位多功能加法計數器FPGA設計

 

實驗9移位運算器FPGA設計

 

實驗10循環冗餘校驗(CRC)模塊FPGA設計

 

9.6設計與實踐

 

第10章數字系統的FPGA設計實踐

 

10.1數字系統概述

 

10.2數字鐘的FPGA設計

 

10.2.1設計要求

 

10.2.2功能描述

 

10.2.3數字鐘的層次化設計方案

 

10.2.4數字鐘的頂層設計和模擬

 

10.2.5硬件測試

 

10.3樂曲演奏電路FPGA設計

 

10.3.1設計要求

 

10.3.2原理描述

 

10.3.3樂曲硬件演奏電路的層次化設計方案

 

10.3.4樂曲硬件演奏電路頂層電路的設計和模擬

 

10.3.5硬件測試

 

10.4數字系統FPGA設計課題選編

 

課題1多功能運算器FPGA設計

 

課題2時序發生器FPGA設計

 

課題3設計一個具有3種信號燈的交通燈控制系統

 

課題4設計一個基於FPGA芯片的彈道計時器

 

課題5設計一個基於FPGA芯片的汽車尾燈控制器

 

課題6數字密碼鎖FPGA設計

 

課題7電梯控制器FPGA設計

 

課題8自動售飲料控制器FPGA設計

 

課題9出租車自動計費器FPGA設計

 

課題10基於FPGA信號發生器設計

 

參考文獻