FPGA 匠人手記：工程師的技術成長之路
郭振揚
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商品描述
本書凝聚資深工程師十余年的FPGA開發經驗，基於行業核心特質——知識體系穩定、技術門檻高、經驗壁壘強，系統性地構建了FPGA開發的完整知識框架，以幫助FPGA工程師塑造獨特的職業“抗衰老”優勢。本書包含六大核心內容：基礎知識，邏輯設計，高速串行收發器的使用，數字信號處理，調試技巧與經驗，FPGA與ASIC RTL的異同。書中融入了大量來自真實項目的經驗總結和“避坑”指南，為處於職業成長期、常在實際工程中遇到瓶頸的工程師提供參考。 本書是一份技術指南，也是一本職業發展啟示錄——既授“如何做”，又啟“如何思”，能幫助FPGA工程師突破技術“天花板”，實現職業躍升。
作者簡介
郭振揚，資深FPGA開發工程師，軟件無線電和衛星導航領域的深度愛好者，微信公眾號為「FPGA十年老鳥」，CSDN知名博主。作者樂於分享技術，累計撰寫兩百余篇實戰博客，內容貼近工程實際痛點，在網絡上受到FPGA開發者的認可。工作內容涉及邏輯設計、高速數字接口、數字信號處理等領域的FPGA工程落地，曾參與過多個量產項目的開發。擅長從底層電路的角度拆解設計思路，在時序優化、調試排錯等方面積累了一些自己的經驗和心得。
目錄大綱
第一部分 基礎知識
第1章 FPGA概述
1.1 FPGA定義
1.2 FPGA的基本結構
1.3 FPGA的設計
第2章 FPGA的資源
2.1 資源的種類
2.2 CLB
2.3 DSP切片
2.4 BRAM
2.5 SelectIO
2.6 CMT
2.7 收發器
2.8 布線資源
第3章 硬件描述語言
3.1 可綜合的語句
3.2 編碼風格
3.3 描述“硬件”的語言
第4章 理解原語
4.1 原語的定義
4.2 原語的種類
4.3 原語的使用
第5章 FPGA設計的實現
5.1 設計定義
5.2 HDL實現和功能仿真
5.3 邏輯綜合
5.4 門級仿真
5.5 布局布線
5.6 時序仿真
5.7 靜態時序分析
5.8 板級測試
第6章 FPGA工具的使用
6.1 Vivado的使用
6.2 ModelSim的使用
第二部分 邏輯設計漫談
第7章 寫代碼心中要有電路
7.1 心中無電路
7.2 心中有電路
第8章 邏輯級數
8.1 邏輯級數的概念
8.2 邏輯級數的影響
8.3 討論
第9章 常用邏輯的邏輯級數預估
9.1 常用的邏輯塊
9.2 邏輯級數拆分
第10章 覆位的設計
10.1 覆位的目的
10.2 全局覆位的代價
10.3 覆位設計要點
10.4 覆位設計建議
第11章 時序分析與約束
11.1 時序分析場景
11.2 單周期時序分析模型
11.3 輸入端口處時序分析模型
11.4 輸出端口處時序分析模型
第12章 時序報告解讀
12.1 時序摘要
12.2 時序路徑詳細解讀
12.3 理想與現實的差異
第13章 時序不通過怎麼辦
13.1 時序不通過的原因
13.2 跨時鐘域問題未得到妥善處理
13.3 存在較少的時序違例
13.4 邏輯級數過深
13.5 扇出過大
13.6 資源擁塞
13.7 IDE版本過低
13.8 大範圍時序違例
第14章 跨時鐘域處理
14.1 常見跨時鐘域問題
14.2 常見跨時鐘域處理
14.3 跨時鐘域的約束
第15章 塊存儲器的高效使用
15.1 配置種類
15.2 讀寫操作模式
15.3 優化設計
第16章 DSP48E1的高效利用
16.1 DSP48E1的功能
16.2 實現相關器實例
第17章 高速I/O信號的接收處理
17.1 I/O邏輯資源
17.2 高速I/O信號處理
第三部分 高速串行收發器的使用
第18章 高速收發器基礎知識
18.1 基本模型
18.2 線路編碼
18.3 時鐘恢覆
18.4 接收字對齊
18.5 時鐘校正
18.6 接收緩沖器和發送緩沖器
18.7 通道綁定
18.8 信號完整性與眼圖
18.9 發送均衡
18.10 接收均衡
第19章 Xilinx FPGA收發器簡介
19.1 收發器結構
19.2 收發器向導IP
19.3 討論
第20章 參考時鐘
20.1 相關電路與原語
20.2 相關端口與使用
第21章 發送通道時鐘分析
21.1 TX PMA內部時鐘分析
21.2 TX PCS內部時鐘分析
21.3 TXUSRCLK、TXUSRCLK2的來源
21.4 相關端口與使用
第22章 接收通道時鐘分析
22.1 RX PMA內部時鐘分析
22.2 RX PCS內部時鐘分析
22.3 RXUSRCLK、RXUSRCLK2的來源
22.4 相關端口與使用
第23章 發送鏈路信號處理
23.1 FPGA TX接口
23.2 TX碼型發生器
23.3 TX緩沖器
23.4 極性反轉功能
第24章 接收鏈路信號處理
24.1 極性反轉功能
24.2 PRBS檢查器
24.3 字節對齊和字邊界對齊
24.4 接收彈性緩沖器
24.5 時鐘校正功能
24.6 通道綁定功能
24.7 FPGA RX接口
第25章 高速收發器的前端和均衡
25.1 發送端前端和均衡
25.2 接收端模擬前端
25.3 接收端均衡
第26章 收發器調試工具IBERT
26.1 IBERT基本介紹
26.2 IBERT設置
26.3 測試界面
26.4 示波器實測
26.5 參數掃描
第27章 基於收發器的協議——JESD204B
27.1 JESD204B協議介紹
27.2 工程實例
27.3 調試步驟歸納
第四部分 數字信號處理
第28章 從算法到FPGA實現
28.1 算法模型
28.2 定點模型
28.3 RTL實現
第29章 FIR濾波器及其高效實現
29.1 FIR濾波器相關理論
29.2 FIR濾波器實現架構
29.3 DSP48E1實現全並行FIR濾波器
第30章 多速率濾波器
30.1 多速率濾波器相關理論
30.2 半帶濾波器
30.3 CIC濾波器
第31章 理解多相濾波器的實現
31.1 多相濾波器概述
31.2 多相分解
31.3 Nobel恒等式
31.4 插值抽取系統中的多相濾波結構
31.5 多相濾波器解決工程問題示例一
31.6 多相濾波器解決工程問題示例二
第32章 定點數據舍位處理分析
32.1 擴位和舍位
32.2 截斷低位
