芯片設計：CMOS模擬集成電路版圖設計與驗證：基於Cadence IC 6.1.7(第2版)

陳鋮穎; 陳黎明; 蔣見花; 王興華

芯片設計：CMOS模擬集成電路版圖設計與驗證：基於Cadence IC 6.1.7(第2版)
  • 出版商: 機械工業
  • 出版日期: 2024-01-01
  • 定價: $894
  • 售價: 8.5 折 $760
  • 語言: 簡體中文
  • 頁數: 483
  • 裝訂: 平裝
  • ISBN: 7111737806
  • ISBN-13: 9787111737803
  • 相關分類: CMOS、半導體

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商品描述

本書聚焦CMOS類比整合電路版圖設計領域，從版圖的基本概念、設計方法與EDA工具著手，
循序漸進介紹了CMOS模擬整合電路版圖規劃、佈局、設計到流片的全流程；
詳盡地介紹了目前主流使用的類比整合電路版圖設計與驗證工具---Cadence IC 6.1.7與Siemens EDA Calibre Design Solutions (Calibre)；
同時展示了運算放大器、帶隙基準源、​​低壓差線性穩壓器、模-數轉換器等典型類比整合電路版圖的設計實例，
並結合實例對LVS驗證中的典型案例進行了歸納和總結；
最後對整合電路設計所使用的工藝設計工具包內容，以及參數化單元建立方法進行了討論。

目錄大綱

第2版​​前言
第1版前言
第1章 先進積體電路元件
1.1 概述
1.2 平面全耗盡絕緣襯底上矽（FD-SOI）MOSFET
1.2.1 採用薄氧化埋層的原因
1.2.2 超薄體中的二維效應
1.3 FinFET
1.3.1 三柵以及雙柵FinFET
1.3.2 實際中的結構選擇
1.4 碳基電晶體
1.4.1 碳奈米管
1.4.2 碳奈米管場效電晶體
1.5 版圖相關效應
1.5.1 阱鄰近效應
1.5.2 淺槽隔離應力效應
1.6 基於gm/ID的設計方法
1.6.1 類比積體電路的層次化設計
1.6.2 gm/ID設計方法所處的地位
1.6.3 gm/ID設計方法的優勢
1.6.4 基於Vov的設計方法
1.6.5 gm/ID設計方法詳述
1.6.6 基於gm/ID的設計實例
第2章 CMOS類比積體電路版圖設計
2.1 CMOS類比積體電路設計流程
2.2 CMOS類比積體電路版圖定義
2.3 CMOS類比積體電路版圖設計流程
2.3.1 版圖規劃
2.3.2 版圖設計實現
2.3.3 版圖驗證
2.3.4 版圖完成
2.4 版圖設計通用規則
2.5 版圖佈局
2.5.1 對稱約束下的電晶體級佈局
2.5.2 版圖約束下的層次化佈局
2.6 版圖佈線
2.7 CMOS類比積體電路版圖匹配設計
2.7.1 CMOS製程失配機理
2.7.2 元件版圖匹配設計規則
第3章 Cadence Virtuoso 6.1.7版圖設計工具
3.1 Cadence Virtuoso 6.1.7介面介紹
3.1.1 Cadence Virtuoso 6.1.7CIW介面介紹
3.1.2 Cadence Virtuoso 6.1.7Library Manager介面介紹
3.1.3 Cadence Virtuoso 6.1.7Library Path Editor操作介紹
3.1.4 Cadence Virtuoso 6.1.7Layout Editor介面介紹
3.2 Virtuoso 基本操作
3.2.1 創建圓形
3.2.2 建立矩形
3.2.3 建立路徑
3.2.4 建立標識名
3.2.5 調用元件和陣列
3.2.6 建立接觸孔和通孔
3.2.7 建立環形圖形
3.2.8 移動指令
3.2.9 複製命令
3.2.10 拉伸命令
3.2.11 刪除命令
3.2.12 合併命令
3.2.13 改變層次關係指令
3.2.14 切割命令
3.2.15 旋轉命令
3.2.16 屬性命令
3.2.17 分離指令
3.2.18 改變形狀指令
3.2.19 版圖層擴縮指令
第4章 Siemens EDA Calibre版圖驗證工具
4.1 Siemens EDA Calibre版圖驗證工具簡介
4.2 Siemens EDA Calibre版圖驗證工具調用
4.2.1 採用內嵌在Cadence VirtuosoLayout Editor工具啟動
4.2.2 採用Calibre圖形介面啟動
4.2.3 採用Calibre檢視器啟動
4.3 Siemens EDA Calibre DRC驗證
4.3.1 Calibre DRC驗證簡介
4.3.2 Calibre Interactive nmDRC介面介紹
4.3.3 Calibre nmDRC驗證流程舉例
4.4 Siemens EDA Calibre nmLVS驗證
4.4.1 Calibre nmLVS驗證簡介
4.4.2 Calibre nmLVS界面介紹
4.4.3 Calibre LVS驗證流程舉例
4.5 Siemens EDA Calibre寄生參數擷取（PEX）
4.5.1 Calibre PEX驗證簡介
4.5.2 Calibre PEX介面介紹
4.5.3 Calibre PEX流程舉例
第5章 Calibre驗證文件
5.1 Virtuoso Techfile
5.1.1 Virtuoso Techfile內容
5.1.2 修改範例
5.2 Virtuoso Layer Map
5.2.1 Virtuoso Layer Map內容
5.2.2 範例：Virtuoso LayerMap修改方法
5.3 Virtuoso Symbol CDF
5.3.1 Virtuoso Symbol CDF內容
5.3.2 範例：Virtuoso參數修改方法
5.4 SVRF語言
5.4.1 SVRF基本符號使用
5.4.2 SVRF基本mathfunction
5.4.3 SVRF基本格式
5.4.4 Layer Operations運算輸出
5.5 DRC rule
5.5.1 DRC rule內容
5.5.2 DRC rule主要operation
5.5.3 DRC rule驗證方法
5.5.4 修改範例
5.6 LVS（PEX）rule
5.6.1 LVS rule內容
5.6.2 LVS rule元件定義
5.6.3 LVS rule驗證方法
5.6.4 範例：pdio18e2r LVS rule新增方法
第6章 CMOS類比積體電路版圖設計與驗證流程
6.1 設計環境準備
6.2 單級跨導放大器電路的建立與前仿真
6.3 跨導擴大機版圖設計
6.4 跨導放大器版圖驗證與參數擷取
6.5 跨導放大器電路後仿真
6.6 輸入輸出單元環設計
6.7 主體電路版圖與輸入輸出單元環的連接
6.8 匯出GDSII文件
第7章 運算擴大機的版圖設計
7.1 運算放大器基礎
7.2 運算放大器的基本特性與分類
7.2.1 運算放大器的基本特性
7.2.2 運算放大器的性能參數
7.2.3 運算放大器的分類
7.3 單級折疊共源共柵運算放大器的版圖設計
7.4 兩級全差分密勒補償運算放大器的版圖設計
7.5 電容—電壓轉換電路版圖設計
第8章 帶隙基準源與低壓差線性穩壓器的版圖設計
8.1 帶隙基準源的版圖設計
8.1.1 帶隙基準源基本原理
8.1.2 帶隙

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