ModelSim 電子系統分析及模擬, 4/e

劉志偉,陶宏敬,於斌

ModelSim 電子系統分析及模擬, 4/e
  • 出版商: 電子工業
  • 出版日期: 2024-04-01
  • 售價: $474
  • 貴賓價: 9.5 折 $450
  • 語言: 簡體中文
  • 頁數: 364
  • ISBN: 7121477084
  • ISBN-13: 9787121477089

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商品描述

ModelSim是優秀的HDL模擬軟件之一，它能提供友好的模擬環境，是業界唯一單內核支持VHDL和Verilog混合模擬的模擬器，它採用直接優化的編譯技術、Tcl/Tk技術和單一內核模擬技術，編譯模擬速度快，編譯的代碼與平臺無關，便於保護IP核，個性化的圖形界面和用戶接口，為用戶加快調錯提供強有力的手段，是Window平臺上FPGA/ASIC設計的首選模擬軟件。本書以ModelSim SE 2020.4版軟件為平臺，由淺入深、循序漸進地介紹ModelSim SE 2020.4軟件各部分知識，包括ModelSim SE 2020.4基礎、菜單命令、庫和工程的建立與管理、Verilog/VHDL文件編譯模擬、採用多種方式分析模擬結果，以及與多種主流軟件的聯合模擬等。書中配有大量插圖，並結合實例詳細地講解使用ModelSim模擬的基本知識和操作的方法技巧，配套資料中有本書實例操作的視頻講解和全部源代碼。本書適合具有一定HDL基礎的讀者使用，同時對相關領域（如FPGA開發、測試等）的專業技術人員也有較高的參考價值，也可作為大中專院校電子類相關專業和培訓班的教材。

目錄大綱

目 錄

第1章 概述
1.1 IC設計與ModelSim
1.1.1 IC設計基本流程
1.1.2 ModelSim概述
1.2 ModelSim應用基本流程
1.3 ModelSim基本模擬流程
1.3.1 創建一個工作庫
1.3.2 編譯設計文件
1.3.3 運行模擬
1.3.4 查看結果
1.4 ModelSim工程模擬流程
1.4.1 創建工程及工程庫
1.4.2 創建新文件
1.4.3 加載設計文件
1.4.4 編譯源文件
1.4.5 運行模擬和查看結果
1.4.6 工程調試

第2章 操作界面
2.1 整體界面
2.2 菜單欄
2.2.1 File菜單
2.2.2 Edit菜單
2.2.3 View菜單
2.2.4 Compile菜單
2.2.5 Simulate菜單
2.2.6 Add菜單
2.2.7 Tools菜單
2.2.8 Layout菜單
2.2.9 Bookmarks菜單
2.2.10 Window菜單
2.2.11 Help菜單
2.3 工具欄
2.4 標簽區
2.5 命令窗口
2.6 MDI窗口
2.6.1 源文件窗口
2.6.2 波形窗口
2.6.3 列表窗口
2.6.4 數據流窗口
2.6.5 屬性窗口
2.6.6 進程窗口
2.6.7 對象窗口
2.6.8 存儲器窗口
2.6.9 原理圖窗口
2.6.10 觀察窗口
2.6.11 狀態機窗口
2.7 界面的設置
2.7.1 定製用戶界面
2.7.2 設置界面參數

第3章 工程和庫
3.1 ModelSim工程
3.1.1 刪除原有工程
3.1.2 開始一個新工程
3.1.3 工程標簽
3.1.4 工程編譯
3.1.5 模擬環境配置
3.1.6 工程文件組織
3.1.7 工程及文件屬性設置
實例3-1 工程文件管理
3.2 ModelSim庫
3.2.1 概述
3.2.2 庫的創建及管理
3.2.3 資源庫管理
3.2.4 導入FPGA的庫
3.2.5 本節實例

第4章 ModelSim對不同語言的模擬
4.1 VHDL模擬
4.1.1 VHDL文件編譯
4.1.2 VHDL設計優化
4.1.3 VHDL設計模擬
4.1.4 還原點和模擬恢復
4.1.5 TEXTIO的使用
實例4-1 VHDL設計的模擬全過程
4.2 Verilog模擬
4.2.1 Verilog文件編譯
4.2.2 Verilog設計優化
4.2.3 Verilog設計模擬
4.2.4 還原點和模擬恢復
4.2.5 單元庫
4.2.6 系統任務和系統函數
4.2.7 編譯命令
實例4-2 32位浮點乘法器的Verilog模擬過程
4.3 SystemC模擬
4.3.1 概述
4.3.2 SystemC文件的編譯和鏈接
4.3.3 設計模擬和調試
4.3.4 常見錯誤
4.4 混合語言模擬
4.4.1 編譯過程與公共設計庫
4.4.2 映射數據類型
4.4.3 VHDL調用Verilog
4.4.4 Verilog調用VHDL
4.4.5 SystemC調用Verilog
4.4.6 Verilog調用SystemC
4.4.7 SystemC調用VHDL
4.4.8 VHDL調用SystemC

第5章 利用ModelSim進行模擬分析
5.1 模擬概述
5.2 WLF文件和虛擬對象
5.2.1 保存模擬狀態
5.2.2 Dataset結構
5.2.3 Dataset管理
5.2.4 虛擬對象
5.3 利用波形編輯器產生激勵
5.3.1 創建波形
5.3.2 編輯波形
5.3.3 導出激勵文件並使用
5.4 ModelSim波形分析
5.4.1 波形窗口和列表窗口
5.4.2 時間標記
5.4.3 窗口的縮放
5.4.4 在窗口中搜索
5.4.5 窗口的格式編排
5.4.6 波形和列表的保存
5.4.7 信號總線
5.4.8 光標操作
5.4.9 其他功能
5.4.10 波形比較
5.5 存儲器的查看和操作
5.5.1 存儲器的查看
5.5.2 存儲數據的導出
5.5.3 存儲器初始化
5.5.4 存儲器調試
5.6 數據流窗口的使用
5.6.1 概述
5.6.2 設計連通性分析
5.6.3 信號追蹤和查找
5.6.4 設置和保存打印
5.6.5 本節實例
5.7 原理圖窗口的使用
5.8 狀態機窗口的使用
5.9 ModelSim的剖析工具
5.9.1 運行性能剖析和存儲器剖析
5.9.2 查看性能剖析結果
5.9.3 查看存儲器剖析報告
5.9.4 保存結果
5.10 覆蓋率檢測
5.10.1 啟用代碼覆蓋
5.10.2 覆蓋率的查看
5.10.3 覆蓋率檢測的過濾
5.10.4 覆蓋信息報告
5.11 信號探測
5.12 採用JobSpy控制批處理模擬
5.12.1 JobSpy功能與流程
5.12.2 運行JobSpy
5.13 綜合實例
實例5-1 三分頻時鐘的分析
實例5-2 同步FIFO的模擬分析
實例5-3 基2的SRT除法器模擬分析

第6章 ModelSim的協同模擬
6.1 ModelSim與Debussy的協同模擬
6.1.1 Debussy工具介紹
6.1.2 Debussy配置方式
實例6-1 與Debussy的協同模擬
6.2 ModelSim與Matlab的協同模擬
實例6-2 與Matlab的協同模擬
實例6-3 與Simulink的協同模擬
實例6-4 使用cosimWizard進行協同模擬

第7章 ModelSim對不同公司器件的後模擬
7.1 ModelSim對Intel器件的後模擬
7.1.1 QuartusPrime簡介
7.1.2 後模擬流程
實例7-1 直接採用QuartusPrime調用ModelSim進行模擬
實例7-2 先用QuartusPrime創建工程，再用ModelSim進行時序模擬
7.2 ModelSim對Xilinx器件的後模擬
7.2.1 VIVADO簡介
7.2.2 後模擬流程
實例7-3 用VIVADO對全加器進行時序模擬
實例7-4 用VIVADO直接調用ModelSim進行時序模擬
7.3 ModelSim對Lattice器件的後模擬
7.3.1 Diamond簡介
7.3.2 後模擬流程
實例7-5 用Diamond對全加器進行時序模擬
實例7-6 用Diamond完成佈局繞線，使用ModelSim進行時序模擬

第8章 ModelSim的文件和腳本
8.1 SDF文件
8.1.1 SDF文件的指定和編譯
8.1.2 VHDL的SDF
8.1.3 Verilog的SDF
8.1.4 SDF文件信息
8.2 VCD文件
8.2.1 創建一個VCD文件
8.2.2 使用VCD作為激勵
8.2.3 VCD任務
8.2.4 埠驅動數據
8.3 Tcl和DO文件
8.3.1 Tcl命令
8.3.2 Tcl語法
8.3.3 ModelSim的Tcl時序命令
8.3.4 宏命令
8.3.5 本節實例
8.4 Linux系統下的ModelSim腳本
8.4.1 Linux下的Modelsim配置
8.4.2 Linux下的Modelsim啟動及驗證腳本
8.4.3 Linux下的驗證環境建立及腳本分析
實例8-1 Windows下全加器的驗證腳本實例
實例8-2 Linux下全加器的驗證文件結構及腳本實例

第9章 ModelSim下建立UVM驗證環境
9.1 驗證方法學與UVM
9.2 UVM驗證方法學框架結構
9.3 在ModelSim下運行UVM環境的模擬
9.4 建立UVM環境運行腳本
9.5 VIVADO與ModelSim的聯合模擬中使用UVM環境
實例9-1 使用ModelSim運行UVM實例
實例9-2 使用VIVADO在ModelSim下建立UVM環境及模擬

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