EDA 技術與 Verilog HDL

王金明

  • 出版商: 清華大學
  • 出版日期: 2021-04-01
  • 定價: $414
  • 售價: 8.5$352
  • 語言: 簡體中文
  • 頁數: 428
  • 裝訂: 平裝
  • ISBN: 7302574324
  • ISBN-13: 9787302574323
  • 相關分類: Verilog
  • 下單後立即進貨 (約4週~6週)

  • EDA 技術與 Verilog HDL-preview-1
  • EDA 技術與 Verilog HDL-preview-2
EDA 技術與 Verilog HDL-preview-1

買這商品的人也買了...

相關主題

商品描述

本書根據EDA課程教學要求,以提高數字設計能力為目標,系統闡述FPGA設計開發的相關知識,主要內容包括EDA技術概述、FPGA/CPLD器件結構、Verilog硬件描述語言及設計案例等。全書以Vivado、ModelSim軟件為工具,以Verilog-1995和Verilog-2001標準為依據,以可綜合的設計為重點,以EGO1“口袋實驗板”作為目標板,通過諸多精選設計案例,系統闡述數字系統設計方法與設計思想,由淺入深地介紹Verilog工程開發的手段與技能。 本書可作為電子、通信、微電子、信息、電路與系統、通信與信息系統及測控技術與儀器等專業本科生和研究生的教學用書,也可供從事電路設計和系統開發的工程技術人員閱讀參考。

作者簡介

王金明,博士,陸軍工程大學副教授、碩導。
□013年獲軍隊院校育才獎銀獎;□014年由國家留學基金委資助,在美國威斯康星大學麥迪遜分校訪學1年。
曾獲軍隊級教學成果二等獎1項;獲軍隊科技進步一等獎1項,軍隊科技進步二等獎3項,軍隊科技進步三等獎5項。
獲國家發明專利授權□項,獲軟件著作授權1項;發表論文60餘篇,其中SCI、EI收錄30餘篇。
主編教材多部,其中《EDA技術與VHDL設計》(□□~□版)入選“十一五”□□□規劃教材和“十二五”□□□規劃教材,《數字系統設計與Verilog HDL 》(□□~7版)發行近□0萬冊。指導本科生參加全國大學生電子設計競賽,獲全國一等獎、二等獎多項。

目錄大綱

目錄

第1章EDA技術概述
1.1EDA技術及其發展
1.2Topdown設計與IP核復用
1.2.1Topdown設計
1.2.2Bottomup設計
1.2.3IP復用技術與SoC
1.3EDA設計的流程
1.3.1設計輸入
1.3.2綜合
1.3.3佈局布線
1.3.4時序分析與時序約束
1.3.5功能模擬與時序模擬
1.3.6編程與配置
1.4常用的EDA工具軟件
1.5EDA技術的發展趨勢
習題1

第2章FPGA/CPLD
2.1PLD概述
2.1.1PLD的發展歷程
2.1.2PLD的分類
2.2PLD的基本原理與結構
2.2.1PLD的基本結構
2.2.2PLD電路的表示方法
2.3低密度PLD的原理與結構
2.4CPLD的原理與結構
2.4.1宏單元結構
2.4.2CPLD的結構
2.5FPGA的原理與結構
2.5.1查找表結構
2.5.2FPGA的結構
2.5.3Artix7系列FPGA
2.6FPGA/CPLD的編程元件
2.7邊界掃描測試技術
2.8FPGA/CPLD的編程與配置
2.8.1在系統可編程
2.8.2Artix7器件的配置
2.9Xilinx的FPGA器件
2.10FPGA/CPLD的發展趨勢
習題2

第3章Vivado使用指南
3.1Vivado流水燈設計
3.1.1流水燈設計輸入
3.1.2行為模擬
3.1.3綜合與引腳的約束
3.1.4生成比特流文件並下載
3.1.5將配置數據燒寫至Flash中
3.2IP核的創建和封裝
3.3基於IP集成的計數器設計
3.4Vivado的綜合策略與優化設置
習題3

第4章Verilog語言初步
4.1Verilog模塊的結構
4.2Verilog基本電路設計
4.2.1Verilog組合電路設計
4.2.2Verilog時序電路設計
4.3Verilog語言要素
4.4常量
4.4.1整數
4.4.2實數
4.4.3字符串
4.5數據類型
4.5.1net型
4.5.2variable型
4.6參數
4.6.1參數parameter
4.6.2Verilog2001中的參數聲明
4.6.3參數的傳遞
4.6.4關鍵字localparam
4.7向量
4.8運算符
習題4

第5章Verilog語句語法
5.1過程語句
5.1.1always過程語句
5.1.2initial過程語句
5.2塊語句
5.2.1串行塊beginend
5.2.2並行塊forkjoin
5.3賦值語句
5.3.1持續賦值與過程賦值
5.3.2阻塞賦值與非阻塞賦值
5.4條件語句
5.4.1ifelse語句
5.4.2case語句
5.5循環語句
5.5.1for語句
5.5.2repeat、while、forever語句
5.6編譯指示語句
5.7任務與函數
5.7.1任務
5.7.2函數
5.8Verilog2001語言標準
5.8.1Verilog2001改進和增強的語法結構
5.8.2屬性及PLI接口
習題5

第6章Verilog設計的層次與風格
6.1Verilog設計的層次
6.2門級結構描述
6.2.1Verilog門元件
6.2.2門級結構描述
6.3數據流描述與行為描述
6.4不同描述風格的設計
6.4.1半加器設計
6.4.21位全加器設計
6.4.3加法器的級聯
6.5多層次結構電路的設計
6.5.1模塊例化
6.5.2用parameter進行參數傳遞
6.5.3用defparam進行參數重載
6.6Verilog組合邏輯設計
6.7Verilog時序邏輯設計
6.8三態邏輯設計
習題6

第7章Verilog有限狀態機設計
7.1有限狀態機
7.2有限狀態機的Verilog描述
7.2.1用三個always塊描述
7.2.2用兩個過程描述
7.2.3單過程描述方式
7.3狀態編碼
7.3.1常用的編碼方式
7.3.2狀態編碼的定義
7.4有限狀態機設計要點
7.4.1復位和起始狀態的選擇
7.4.2多餘狀態的處理
7.5有限狀態機應用實例
7.5.1用有限狀態機控制彩燈
7.5.2用有限狀態機控制A/D採樣
習題7

第8章Verilog驅動常用I/O外設
8.14×4矩陣鍵盤
8.2數碼管
8.3標準PS/2鍵盤
8.4字符液晶
8.5漢字圖形點陣液晶
8.6VGA顯示器
8.6.1VGA顯示原理與時序
8.6.2VGA彩條信號發生器
8.6.3VGA圖像顯示與控制
8.7樂曲演奏電路
習題8

第9章Verilog設計進階
9.1設計的可綜合性
9.2流水線設計技術
9.3資源共享
9.4阻塞賦值與非阻塞賦值
9.5加法器設計
9.5.1行波進位加法器
9.5.2超前進位加法器
9.5.3流水線加法器
9.6乘法器設計
9.6.1並行乘法器
9.6.2布斯乘法器
9.6.3查找表乘法器
9.7奇數分頻與小數分頻
9.7.1奇數分頻
9.7.2半整數分頻
9.7.3小數分頻
習題9

第10章Verilog設計實例
10.1脈寬調制與步進電動機驅動
10.1.1PWM信號
10.1.2用PWM驅動蜂鳴器
10.1.3用PWM驅動步進電動機
10.2超聲波測距
10.3整數開方運算
10.4頻率測量
10.5Cordic算法及其實現
10.5.1Cordic算法原理
10.5.2Cordic算法的實現
10.6UART異步串口通信
10.7藍牙通信
10.8用XADC實現模/數轉換
10.8.17系列FPGA片內集成ADC概述
10.8.2XADC的使用
習題10

第11章Verilog Test Bench模擬
11.1系統任務與系統函數
11.2用戶自定義元件
11.2.1組合電路UDP元件
11.2.2時序邏輯UDP元件
11.3延時模型的表示
11.3.1時間標尺定義`timescale
11.3.2延時的表示與延時說明塊
11.4測試平臺
11.5組合和時序電路的模擬
11.6ModelSim SE模擬實例
11.6.1圖形界面進行功能模擬
11.6.2命令行方式進行功能模擬
11.6.3時序模擬
習題11

附錄AVerilog HDL(IEEE Std 1364)關鍵字
附錄BEGO1開發板
參考文獻