基於TSV的三維堆疊積體電路的可測性設計與測試最佳化技術 Design-For-Test and Test Optimization Techniques for Tsv-Based 3D Stacked ICS

Brandon Noia，Krishnendu Chakrabarty 譯 蔡志匡//解維坤//吳潔//劉小婷//郭宇鋒

基於TSV的三維堆疊積體電路的可測性設計與測試最佳化技術

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商品描述

測試是一種用來確保積體電路的穩定性和有效性，是貫穿積體電路製造各環節不可或缺的重要手段。
而基於TSV的3D堆疊積體電路結構的特殊性和設計流程的可變性則為測試過程帶來了新的問題和挑戰。
本書首先對3D堆疊積體電路的測試基本概念、基本思路方法，以及測試中面臨的挑戰進行了詳細的論述；
討論了晶圓與記憶體的配對方法，給出了用於3D記憶體架構的製造流程範例；
詳細介紹了基於TSV的BIST和探針測試方法及其可行性；
此外，本書也考慮了可測性硬體設計的影響並提出了一個利用邏輯分解和跨晶片再分配的時序優化的3D堆疊積體電路優化流程；
最後討論了實現測試硬體和測試優化的各種方法。
本書適用於3D堆疊積體電路測試的從業人員。
無論是剛進入業界的新人，或是經驗豐富的工程師，
本書的內容和可讀性都能為他們提供在3D測驗領域做出貢獻並取得卓越成績所需的資訊。
對於這方面的科研工作者，本書也有一定的參考價值。

目錄大綱

譯者序
原書序
前言
致謝
第1章引言1
1.1測試基礎2
1.1.1測試分類3
1.1.2功能、結構和參數測試3
1.2可測性設計4
1.2.1掃描測試4
1.2.2模組化測試、測試外殼和測試存取機制5
1.33D整合技術6
1.3.13D測試8
1.3.2總結9
第2章晶圓堆疊和3D記憶體測試10
2.1引言10
2.1.1晶圓堆疊方法10
2.1.2W2W堆疊與晶圓配對11
2.1.33D記憶體架構與記憶體測試16
2.2靜態記憶體的測試成本與良率效益19
2.2.1靜態記憶體配對良率計算20
2.2.2記憶體配對的良率改善方法24
2.2.3晶圓配對測試成本評估27
2.2.4總結29
2.3動態記憶體的良率效益29
2.3.1總結32
2.4堆疊DRAM中TSV電阻開關的故障建模33
2.4.1TSV字線的電阻開路故障的影響33
2.4.2TSV位線的電阻開路故障的影響35
2.4.3總結37
2.53D堆疊記憶體的層間冗餘修復37
2.5.1單元陣列邏輯堆疊的
層間冗餘37
2.5.2晶圓匹配與晶片間冗餘共享對3D記憶體良率的影響41
2.5.33D記憶體中單晶片的全域BIST、BISR與冗餘共享43
2.5.4總結47
2.6結論48
第3章TSV內建自檢49
3.1引言49
3.2透過電壓分頻和比較器進行TSV短路檢測和修復52
3.2.1TSV短路檢測/修復BIST體系結構的設計52
3.2.2基於BIST結構的TSV
修復技術55
3.2.3BIST和修復架構的結果和校驗55
3.2.4BIST和修復架構的限制57
3.2.5總結57
3.3基於讀出放大器對TSV進行類DRAM及類ROM測試58
3.3.1盲TSV的類DRA​​M測試58
3.3.2孔壁開槽TSV的類ROM測試60
3.3.3類DRAM和類ROM的BIST的結果和討論61
3.3.4類DRAM和類ROM的BIST的限制62
3.3.5總結62
3.4基於多電壓級環形振盪器的TSV參數測試62
3.4.1環形振盪器測試電路及缺陷模型63
3.4.2電阻故障偵測和電源電壓的影響65
3.4.3洩漏故障偵測和電源電壓的影響66
3.4.4環形振盪器測試電路的偵測解析度和麵積開銷67
3.4.5基於環形振盪器的BIST的限制69
3.4.6總結69
3.5結論70
第4章基於TSV探測的鍵結前TSV測試71
4.1引言71
4.1.1探測設備及鍵結前TSV探測困難72
4.2鍵結前TSV測試74
4.2.1透過探測TSV網路進行參數化TSV測試79
4.2.2鍵結前探測的模擬結果82
4.2.3鍵合前TSV探測的限制89
4.2.4總結90
4.3透過TSV並行測試和故障定位減少測試時間90
4.3.1一種平行TSV測試集設計演算法的開發92
4.3.2創建測試組演算法的評估95
4.3.3創建測試組演算法的限制98
4.3.4總結99
4.4結論99
第5章基於TSV探測的鍵結前掃描測試100
5.1引言100
5.2基於TSV探測的鍵結前掃描測試101
5.2.1鍵合前掃描測試102
5.2.2鍵合前掃描測試的
可行性和結果110
5.2.3總結118
5.3結論119
第6章晶片間關鍵路徑上測試架構的時間開銷最佳化技術120
6.1引言120
6.1.1晶片測試外殼對功能延遲的影響121
6.1.2暫存器時序優化及其在延遲恢復中的應用123
6.23D堆疊積體電路的DFT插入後的時序優化技術124
6.2.1晶片和堆疊層級的時序優化方法127
6.2.2邏輯再分配演算法130
6.2.3時序優化在恢復測試架構帶來的延遲影響的有效性133
6.2.4總結139
6.3結論140
第7章鍵結後測試外殼和新興測試標準141
7.1引言141
7.2基於3D堆疊積體電路標準測試介面的晶片測試外殼143
7.2.1晶片測試外殼架構144
7.2.2基於1500的晶片測試外殼145
7.2.3基於JTAG 1149.1的晶片測試外殼147
7.2.4P1838晶片測試外殼實例應用148
7.2.5用於實驗基準的晶片級測試外殼的成本和實現151
7.2.6總結153
7.3用於MoL 3D堆疊的
JEDEC寬I/O標準153
7.3.1擴展P1838晶片測試外殼在JEDEC環境中的測試155
7.3.2總結159
7.4結論159
第8章測試架構最佳化和測試調度161
8.1引言161
8.1.13D測試架構和測試調度162
8.1.2考慮多重鍵結後測試插入和TSV測試的最佳化需求163
8.2堆疊後測試架構與調度最佳化165
8.2.1堆疊後測試的測試架構優化171
8.2.2用於PSHD的ILP方法171
8.2.3用於PSSD的ILP方法176
8.2.4用於PSFD的ILP方法176
8.2.5基於ILP的堆疊後測試優化的結果與討論178
8.2.6總結191
8.3針對多次測試插入和互連測試的擴展測試最佳化191
8.3.1改善最佳化問題定義192
8.4擴展ILP模型的推導197
8.4.1PHMTS問題的ILP模型197
8.4.2PSMTS問題的ILP模型201
8.4.3其他問題的ILP模型201
8.5多測試插入ILP模型的結果與討論207
8.5.1總結213
8.6結論214
第9章結論215
參考文獻217

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