Verilog數字電路FPGA設計教程

龐誌勇，中山大學高級實驗師，2013年畢業於中山大學信息科學與技術學院，獲通信與信息系統工學博士學位。主要從事嵌入式程序設計、數字集成電路SOC EDA設計、圖像視頻處理等專業領域的科學研究與教學。陳弟虎，教授、博士生導師，中山大學教學名師、南粵優秀教師。現任廣東省集成電路技術工程研究中心主任，教育部高等學校電工電子基礎課程教學分指導委員會委員、廣東省高等學校電子信息類教學指導委員會副主任委員，主要從事集成電路設計方法學、專用集成電路芯片設計、人工智能算法與硬件加速器等研究，在C語言-電路網表的高層次綜合EDA工具、行人中識別算法、微納傳感器件等研究具有特色。

第1章 數字電路FPGA設計
1.1 傳統數字電路實驗箱
1.2 FPGA現代數字電路實驗平臺
1.3 數字電路的傳統設計與現代設計
1.4 Quartus原理圖法設計數字電路
1.4.1 新建工程
1.4.2 創建原理圖文件
1.4.3 引腳約束
1.4.4 波形仿真
1.5 Verilog硬件描述語言
1.5.1 Verilog程序結構
1.5.2 Verilog描述方式
1.5.3 Verilog仿真
1.6 Quartus設計數字電路
1.6.1 新建工程
1.6.2 創建Verilog設計文件
1.6.3 引腳約束
1.6.4 ModelSim仿真
1.6.5 FPGA下載
1.7 小腳丫FPGA開發板的開源生態
第2章 門電路及Verilog實現
2.1 門電路的基本概念
2.2 通過Verilog進行模塊描述
2.3 與門（AND Gate）
2.4 或門（OR Gate）
2.5 非門（NOT Gate）
2.6 與非門（NAND Gate）
2.7 或非門（NOR Gate）
2.8 異或門（XOR Gate）
第3章 通過FPGA開展門電路實驗
3.1 小腳丫FGPA開發板的基礎操作
3.2 多路非門實驗
3.3 與門實驗
3.4 與非門和或非門實驗
3.5 異或門實驗
第4章 組合邏輯電路實驗
4.1 半加器（Half Adder）
4.2 全加器（Full Adder）
4.3 比較器（Comparator）
4.4 編碼器（Encoder）
4.5 譯碼器（Decoder）
4.6 多路選擇器（Multiplexer）
4.7 加法器（Adder）
4.8 乘法器（Multiplier）
第5章 更多組合邏輯電路設計實驗
5.1 奇偶校驗器（Parity Checker）
5.2 表決器（Voter）
5.3 模塊化構建譯碼器（Decoder）
5.4 數碼管（Segment Display Tube）
5.5 密碼鎖（Password Lock）
第6章 時序邏輯電路實驗
6.1 SR鎖存器（SR Latch）
6.2 RS觸發器（RS Flipflop）
6.3 D觸發器（D Flipflop）
6.4 時鐘分頻器（Clock Divider）
6.5 移位寄存器（Shift Register）
6.6 計數器（Binary Counter）
第7章 更多時序邏輯電路設計實驗
7.1 延時器
7.2 按鍵消抖器
7.3 流水燈
7.4 LED亮度調節
7.5 呼吸燈
7.6 秒表計時器
第8章 狀態機
8.1 狀態機原理
8.2 狀態機在Verilog中的實現
8.3 利用狀態機設計流水燈
8.4 設計交通信號燈
第9章 CPU設計
9.1 CPU原理
9.2 簡單CPU設計實驗
參考文獻