VHDL 與 FPGA 設計(修訂版)

胡振華

  • 出版商: 全華圖書
  • 出版日期: 2008-01-30
  • 定價: $500
  • 售價: 9.0$450
  • 語言: 繁體中文
  • ISBN: 9572160567
  • ISBN-13: 9789572160565
  • 相關分類: FPGA

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商品描述

本書特色

由於VHDL使用的語法全是英文,因此本書內文與範例大多使用英文語法,以讓讀者能夠直接明白語法的實際上的使用情形!書中搭配Xilinx Foundation及ModelSim Xilinx Edition這兩套軟體,會讓讀者更深入了解VHDL;本書適合大學、科大電子、電機科「VHDL晶片設計」課程使用。

1 . 本書除了語法的介紹外,更附有習題,使讀者能夠了解VHDL語法的實用性。
2 . 讀完本書後,讀者對於VHDL的語法及使用能更深入了解。
3 . 本書適合做為大學電機、電子科系
3 .
 四年級以上之教科書,也可提供研發工程師研讀。

本書內容

第0章 前 言0-1
0-1 VHDL的發展0-1
0-2 元件的分類0-2
0-3 VHDL的優點0-4
0-4 所須具備的觀念0-5
0-5 “SRAM Base”  vs.  “Anti-Fuse”0-7
0-6 本書的內容0-8
0-7 使用工具0-13
第1章 設計的基本概念1-1
1-1 設計階段的劃分1-1
1-2 設計的流程1-2
1-3 Design Entry-Schematics vs. VHDL1-5
1-4 Function Simulation1-6
1-5 Synthesis1-8
1-6 Place & Route1-9
1-7 Timing Simulation1-9
1-8 結 論1-10
第2章 Architecture2-1
2-1 Simulator的使用2-1
2-2 基本架構2-14
2-2-1 Library2-17
2-2-2 Use2-19
2-2-3 Entity2-22
2-2-4 Port2-23
2-3 Architecture2-26
2-4 命名法則與註解2-28
2-5 擴充的宣告2-29
2-5-1 Package2-30
2-5-2 Package Body2-34
2-6 結 論2-36
第3章 Type3-1
3-1 Standard Package定義的資料型別3-1
3-1-1 純量型的資料型別3-1
3-1-2 組合式資料型別3-6
3-1-3 存取資料型別3-9
3-1-4 檔案資料型別3-9
3-1-5 保護資料型別3-13
3-2 IEEE Package定義的資料型別3-14
3-3 結 論3-19
第4章 Operator4-1
4-1 1076-1987與1076-1993之Operator之差異4-1
4-2 Logical Operator4-2
4-3 Relational Operator4-5
4-4 Shift Operator4-9
4-4-1 IEEE 1076-1993中的Shift Operator4-9
4-4-2 衍生的位移處理4-13
4-5 Adding Operator4-18
4-5-1 加減法運算處理4-19
4-5-2 連接(Concatenation)處理4-22
4-6 Sign Operator4-24
4-7 Multiplying Operator4-24
4-8 Miscellaneous Operator4-26
4-9 Operator之優先順序4-28
4-10 結 論4-30
問 題4-31
第5章 Combinational Logic5-1
5-1 基本的Combinational Logic5-1
5-1-1 And5-2
5-1-2 Or5-6
5-1-3 Not及其他5-7
5-2 較複雜的Combinational Logic5-7
5-2-1 When-Else5-8
5-2-2 With-Select-When5-8
5-3 Process中的Combinational Logic5-10
5-4 Delay對Combinational Logic的影響5-19
5-5 常見的組合邏輯5-21
5-5-1 解碼器(Decoder)5-21
5-5-2 編碼器(Encoder)5-25
5-5-3 多工器(Multiplexer)5-29
5-5-4 解多工器(De-multiplexer)5-32
5-5-5 加法器5-35
5-5-6 比較器(Comperator)5-39
5-6 結 論5-42
問 題5-43
第6章 Sequential Logic6-1
6-1 Process的架構6-1
6-2 If敘述6-8
6-3 Wait敘述6-16
6-3-1 Wait Until敘述6-16
6-3-2 Wait For敘述6-19
6-3-3 Wait On敘述6-21
6-4 Case敘述6-25
6-5 Sync與Async Reset6-27
6-6 Loop6-29
6-6-1 與While及For合用6-29
6-6-2 巢狀的Loop6-32
6-6-3 Next敘述6-34
6-6-4 Exit敘述6-37
6-7 Assert敘述6-40
6-8 結 論6-45
問 題6-46
第7章 Function與Procedure7-1
7-1 Function的宣告及使用7-2
7-2 型別轉換之Function7-6
7-3 Overload Function7-11
7-4 Procedure7-15
7-5 結 論7-20
問 題7-21
第8章 Attribute與Configuration8-1
8-1 傳回信號狀態的屬性8-2
8-1-1 Event屬性8-2
8-1-2 Active屬性8-3
8-1-3 Last_event屬性8-4
8-1-4 Last_value及Last_active屬性8-6
8-2 傳回單一數值的屬性8-8
8-3 傳回數值範圍的屬性8-11
8-4 Configuration8-14
8-4-1 Architecture Configuration8-14
8-4-2 Component Configuration8-17
8-4-3 Generic Configuration8-24
8-5 結 論8-28
問 題8-29
第9章 Hierarchy Design9-1
9-1 Component Instantiation9-2
9-2 Design Partition9-9
9-3 設計方法之描述9-11
9-3-1 Input Latch & Float->Fix9-11
9-3-2 Adder9-14
9-3-3 Fix->Float & Output Latch9-17
9-4 頂層設計及模擬9-21
9-4-1 頂層設計的連結9-22
9-4-2 設計模擬9-24
9-5 Simulation Coverage9-27
9-6 結 論9-35
問 題9-36
第10章 Function Simulation10-1
10-1 Dependency10-2
10-2 ModelSim中的Options10-3
10-3 Simulation Macro之建立10-13
10-3-1 基本Marco之建立10-13
10-3-2 雙向Bus之模擬Macro10-17
10-4 Testbench Simulation10-20
10-5 Textio模擬10-25
10-6 Simulation Library的建立10-34
10-6-1 Core Generator的使用10-35
10-6-2 Simulation Library的建立10-46
10-6-3 Design端之處理10-49
10-6-4 Simulation之進行10-53
10-7 階層式的模擬及除錯10-54
10-8 結 論10-58
問 題10-60
第11章 Synthesis11-1
11-1 Synthesizer的使用11-1
11-2 電路合成及報告分析11-14
11-3 Pre-Layout Simulation11-18
11-4 一些不能合成的例子11-23
11-4-1 時間延遲的要求11-24
11-4-2 不合乎硬體設計11-25
11-4-3 起始值的設定11-28
11-5 Block box之Synthesis11-33
11-6 階層式設計之Synthesis11-35
11-7 結 論11-42
問 題11-43
第12章 Place & Route12-1
12-1 Place & Route工具的使用12-1
12-2 Implementation後報告之分析12-4
12-2-1 Map階段的Report12-4
12-2-2 Place & Route階段的Reports12-7
12-3 設計的部份修正12-13
12-3-1 IO pad指定12-13
12-3-2 Timing調整12-16
12-4 Project V9_5-1的place & route12-21
12-5 結 論12-25
問 題12-26
第13章 Timing Simulation13-1
13-1 Compile VHDL Netlist File13-2
13-2 Timing Simulation13-4
13-2-1 信號GSR所造成的問題13-6
13-2-2 Timing Check造成的錯誤13-13
13-3 SDF File13-15
13-3-1 SDF的內容13-15
13-3-2 表頭部份13-16
13-3-3 基本單元13-18
13-3-4 時序檢查13-21
13-4 模擬分析13-24
13-5 規格的設定13-31
13-6 運用Textio做資料比對的Timing
Simulation13-34
13-7 Timing Simulation的好處13-42
13-8 結 論13-43
問 題13-44
第14章 State Machine Design14-1
14-1 State Machine之建立14-2
14-1-1 程式碼的撰寫14-3
14-1-2 設計的Function Simulation14-9
14-1-3 設計的Synthesis及Place& Route14-12
14-1-4 Timing Simulation14-14
14-2 狀態機的修改14-15
14-2-1 程式碼的修改14-16
14-2-2 修改設計的Function Simulation14-19
14-2-3 設計的Synthesis及Place& Route14-22
14-2-4 Timing Simulation14-24
14-3 One-hot與Binary Decode14-27
14-4 結 論14-29
問 題14-29
第15章 平行處理及資源共用15-1
15-1 未使用平行處理的乘法器15-2
15-2 增加Input Latch的乘法器15-9
15-3 將乘法器一分為二的設計15-14
15-4 改善既有的設計15-19
15-5 平行處理的缺點15-23
15-6 硬體資源的共用15-25
15-6-1 乘加器的架構15-25
15-6-2 RTL設計15-26
15-6-3 設計之驗證15-31
15-6-4 設計的synthesis及place & route15-34
15-6-5 Timing simulation15-35
15-7 結 論15-36
問 題15-36
附錄A 參考資料A-1
附錄B ASIC與FPGA開發之差距B-1
附錄C 本書提到相關公司之網址C-1


附錄一 各種電驛內部接線參考圖附-2
附錄二 各種器具接腳圖附-3
附錄三 故障檢測器具接腳圖附-5