FPGA/CPLD 數位晶片設計入門-使用 XilinxISE 發展系統, 6/e

鄭群星

  • 出版商: 全華圖書
  • 出版日期: 2018-09-01
  • 定價: $600
  • 售價: 9.0$540
  • 語言: 繁體中文
  • ISBN: 986463917X
  • ISBN-13: 9789864639175
  • 相關分類: FPGA

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商品描述

本書可使讀者瞭解如何使用
(1)繪圖的方式
(2)VHDL硬體描述語言
(3)Verilog硬體描述語言的方式設計FPGA/CPLD數位晶片。
並以範例實作的方式,逐步介紹FPGA/CPLD數位晶片的設計方式。使讀者學會應用FPGA/CPLD的設計方式於
(1)專題製作
(2)論文演算法之驗證
(3)其他有關數位系統之設計。
本書共有十二章,包括數位積體電路之設計發展過程、Xilinx ISE發展系統之安裝及簡易操作、基本邏輯閘實驗、階層式電路的設計、計數器的設計、VHDL硬體描述語言設計方法、VHDL硬體描述語言之描述規則、VHDL設計實例介紹、Verilog硬體描述語言設計方法、Verilog邏輯閘層次設計實例介紹、Verilog資料流層次設計實例介紹及Verilog行為層次設計實例介紹。適用於大學、科大電子、電機、資工系『FPGA系統設計實務』、『FPGA設計』課程。 

目錄大綱

第1章 數位積體電路之設計發展過程 1-1
1-1 數位電路設計之發展過程 1-2
1-2 超大型積體電路的分類 1-2
1-3 PLD簡介 1-6
1-3-1 PLD之基本架構 1-6
1-3-2 PLD基本架構的種類 1-7
1-4 CPLD與FPGA的差異 1-11
1-4-1 CPLD與FPGA架構上的差異 1-11
1-4-2 CPLD與FPGA使用的差異 1-14
1-4-3 CPLD與FPGA的應用領域 1-14
1-5 Xilinx Spartan 2E FPGA之基本架構 1-15
1-6 Xilinx FPGA編號的代表意義 1-21
1-7 FPGA的未來發展遠景 1-22
1-8 FPGA/CPLD的設計流程 1-22
1-9 Xilinx ISE發展系統簡介 1-26
1-10 使用Xilinx ISE發展系統設計FPGA與CPLD晶片操作的差異 1-28
1-11 ModelSim模擬軟體之簡介 1-29
第2章 Xilinx ISE發展系統之安裝及簡易操作 2-1
2-1 如何下載及安裝Xilinx ISE WebPACK 軟體 2-2
2-2 如何下載及安裝ModelSim XE模擬器 2-16
2-3 Xilinx ISE WebPACK之操作步驟 2-28
2-3-1 如何進入Project Navigator視窗 2-28
2-3-2 Project Navigator視窗之功能 2-29
2-3-3 如何建立新的專案 2-31
2-3-4 如何以繪圖方式設計電路 2-37
2-3-5 如何開啟一個舊的Project專案 2-69
2-4 為希公司MB-EVL-XC2S50E-V10 FPGA驗證板之介紹 71
2-5 以繪圖方式及VHDL硬體描述語言設計電路使用Modelsim模擬器應注意事項 78
2-6  如果您的驗證板不是為希公司MB-EVL-
XC2S50E-V10 FPGA驗證板時設計方的差異 81
第3章 基本邏輯閘實驗 3-1
3-1 反閘、或閘、及閘之介紹 3-2
3-1-1 反閘之電路符號,布林代數表示式及其真值表 3-2
3-1-2 或閘之電路符號,布林代數表示式及真值表 3-2
3-1-3 及閘之電路符號,布林代數表示式及其真值表 3-3
3-2 OR、AND、NOT邏輯閘之實驗 3-3
3-2-1 繪圖方式的設計 3-3
3-2-2 Function Simulation的執行 3-18
3-2-3 Implementation Constraints File的執行 3-25
3-2-4 Implementation Design的執行 3-33
3-2-5 Timing Simulation 3-42
3-2-6 Configuration的執行 3-45
3-3 編碼器與解多工器之實驗 3-52
3-3-1 十進位對二進位編碼器 3-52
3-3-2 ModelSim模擬器之簡易操作 3-58
3-3-3 如何將編碼器設計成一元件模組使用 3-64
3-3-4 十進位對二進位編碼器元件模組之模擬及下載 3-70
3-3-5 如何將建立的元件模組在別的專案中使用 3-81
3-3-6 一對四解多工器 3-85
3-4 解碼器與多工器 3-100
3-4-1 二對四解碼器 3-100
3-4-2 四對一多工器 3-112
3-4-3 BCD解碼器 3-120
3-5 七段顯示器解碼器電路之設計 3-131
3-5-1 七段顯示器之基本架構 3-131
3-5-2 七段顯示器解碼電路之設計方法 3-133
第4章 階層式電路的設計 4-1
4-1 壹位元半加器之設計 4-2
4-2 壹位元全加器之設計 4-4
4-3 二位元全加器之設計 4-12
第5章 計數器的設計 5-1
5-1 四位元非同步上數計數之設計 5-2
5-2 不同頻率時鐘脈波產生器之設計 5-6
5-3 具有七段顯示器之四位元非同步上數計數器之設計 5-12
第6章 VHDL硬體描述語言設計方法 6-1
6-1 如何使用VHDL硬體描述語言的方式設計電路 6-2
6-1-1 使用ISE Text Editor編輯VHDL硬體描述語言設計電路的方法 6-3
6-1-2 使用ISE語言樣板設計VHDL硬體描述語言的方法 6-38
6-2 VHDL硬體描述語言的基本架構組成 6-52
6-2-1 Library宣告的格式 6-54
6-2-2 Use宣告的格式 6-54
6-2-3 Entity電路單體描述的格式 6-55
6-2-4 Architecture架構描述的格式 6-56
6-2-5 Structure宣告所使用之格式及範例 6-56
6-2-6 Dataflow描述之格式及範例 6-67
6-2-7 Behavioral行為描述之格式及範例 6-73
6-2-8 組成宣告描述之格式及範例 6-76
第7章 VHDL硬體描述語言之描述規則 7-1
7-1 VHDL硬體描述語言指令的命名規則 7-2
7-2 VHDL敘述的描述形式 7-2
7-3 VHDL的常用描述指令 7-10
7-3-1 IF條件式 7-10
7-3-2 WHEN…ELSE敘述 7-22
7-3-3 Case…Is…When…When Others敘述 7-26
7-3-4 with…select…When…When Others敘述 7-32
7-3-5 Loop敘述 7-42
7-3-6 NEXT敘述 7-52
7-3-7 Wait敘述 7-54
7-4 VHDL中所使用的運算子 7-57
7-5 VHDL的保留字 7-59
第8章 VHDL設計實例介紹 8-1
8-1 三對八解碼器的設計 8-2
8-2 七段顯示器解碼電路之設計 8-5
8-3 上下數計數器之設計 8-8
8-4 BCD上下數計數器 8-16
8-5 以VHDL設計除頻電路 8-19
8-5-1 設計除頻電路之基本原理 7-19
8-6 跑馬燈之設計 8-21
8-7 9999BCD上下計數器之設計 8-24
第9章 Verilog硬體描述語言設計方法 9-1
9-1 Verilog硬體描述語言的基本架構 9-2
9-2 Verilog模組描述的基本格式 9-3
9-2-1 開關層次描述的實例介紹 9-4
9-2-2 邏輯間層次描述的實例介紹 9-8
9-2-3 資料流層次描述的實例介紹 9-10
9-2-4 行為層次描述的實例介紹 9-11
9-3 Verilog硬體描述語言的描述格式 9-12
9-3-1 Verilog的基本語法規定 9-12
9-3-2 Verilog的數字格式 9-12
9-3-3 Verilog的運算子 9-14
9-4 Verilog的資料型態 9-17
9-4-1 數值集(Value Set) 9-17
9-4-2 接線(net) 9-18
9-4-3 暫存器(reg) 9-19
9-4-4 向量(vectors) 9-20
9-4-5 整數(integer) 9-20
9-4-6 實數(real) 9-20
9-4-7 時間(time) 9-21
9-4-8 陣列(arrays) 9-21
9-4-9 記憶體(memories) 9-22
9-4-10 參數(parameters) 9-22
9-4-11 字串(strings) 9-23
9-4-12 三態(Tri-state) 9-23
9-5 Verilog的事件基礎時間控制 9-24
9-5-1 正規事件控制 9-25
9-5-2 事件或控制 9-25
9-6 Verilog的輸入輸出埠描述 9-26
9-7 Verilog的系統關鍵字描述 9-27
9-8 Verilog系統的暫停及完成模擬敘述 9-28
9-9 Verilog的監視顯示描述 9-30
9-10 Verilog的系統保留字 9-33
第10章 Verilog邏輯閘層次設計實例介紹 10-1
10-1 邏輯閘層次所提供的邏輯模型 10-2
10-2 邏輯閘的延遲時間 10-5
10-3 壹位元半加器設計的實例介紹 10-7
10-4 壹位元全加器的設計實例介紹 10-12
10-4-1 階層式的設計觀念 10-12
第11章 Verilog資料流層次設計實例介紹 11-1
11-1 資料流層次設計的相關描述 11-2
11-1-1 持續指定描述 11-2
11-1-2 隱藏式持續指定描述 11-3
11-1-3 延遲敘述 11-3
11-1-4 條件運算子描述 11-4
11-2 以四對一多工器之設計為例 11-5
11-3 二對四解碼器之設計 11-8
11-4 除法器之設計 11-11
11-5 四位元全加器的設計實例 11-13
第12章 Verilog行為層次設計實例介紹 12-1
12-1 行為層次描述的基本結構組成 12-2
12-1-1 initial程序區塊敘述的規則 12-2
12-1-2 always程序區塊敘述的規則 12-4
12-2 行為層次的程序指定描述 12-5
12-3 行為層次的時間控制 12-8
12-4 行為層次常用的敘述 12-10
12-4-1 if敘述 12-10
12-4-2 if…else…敘述 12-12
12-4-3 if…else… if…else敘述 12-14
12-4-4 case…endcase敘述 12-21
12-4-5 casex…endcase敘述 12-26
12-4-6 casez…endcase敘述 12-26
12-4-7 loop迴圈敘述 12-27
12-4-8 while迴圈敘述 12-33
12-4-9 repeat迴圈敘述 12-34
12-4-10 forver迴圈敘述 12-36
12-4-11 function敘述 12-37
12-4-12 Task敘述 12-38
12-4-13 Module敘述 12-40
12-5 行為層次設計的實例介紹 12-40
12-5-1 一對四解多工器之設計 12-41
12-5-2 BCD上下數計數器的設計 12-43
12-5-3 以Task將壹位元全加器設計成四位元全加器的實例 12-53
12-5-4 以模組方式設計BCD上下數計數器的實例 12-56