VHDL: A Starter's Guide, 2/e
暫譯: VHDL：入門指南（第二版）

Sudhakar Yalamanchili

VHDL: A Starter's Guide, 2/e
  • 出版商: Prentice Hall
  • 出版日期: 2004-12-01
  • 售價: $4,270
  • 貴賓價: 9.5 折 $4,057
  • 語言: 英文
  • 頁數: 256
  • 裝訂: Paperback
  • ISBN: 0131457357
  • ISBN-13: 9780131457355

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商品描述

Description:

For sophomore/junior-level courses in Digital/Logic and Digital Design Laboratory.

 

For schools that wish to introduce VHDL into their undergraduate computer engineering sequence, VHDL is a complex language that is worthy of a dedicated course; yet this is not a practical option in most institutions.  This companion text enables instructors to integrate the basic concepts of VHDL into existing courses.  It is designed to develop an intuition and a structured way of thinking about VHDL models without spending a great deal of time on advanced language features.  Yalamanchili gives students a thorough grounding in the basic concepts and language of VHDL, and encourages them to apply what they have learned using realistic examples.  Concepts are followed by examples and tutorials.

 

 

 

Table of Contents:

1.  Introduction.

1.1  What is VHDL?

1.2  Digital System Design.

1.3  The Marketplace.

1.4  The Role of Hardware Description Languages.

1.5  Chapter Summary.

 

2.  Modeling Digital Systems.

2.1  Motivation.

2.2  Describing Systems.

2.3  Events, Propagation Delays, and Concurrency.

2.4  Waveforms and Timing.

2.5  Signal Values.

2.6  Shared Signals.

2.7  Simulating Hardware Descriptions.

2.8  Chapter Summary.

 

3.  Basic Language Concepts.

3.1  Signals.

3.2  Entity-Architecture.

3.3  Concurrent Statements.

3.4  Constructing VHDL Models Using CSAs.

3.5  Understanding Delays.

3.6  Chapter Summary.

 

4.  Modeling Behaviors.

4.1  The Process Construct.

4.2  Programming Constructs.

4.3  More on Processes.

4.4  The Wait Statement.

4.5  Attributes.

4.6  Generating Clocks and Periodic Waveforms.

4.7  Using Signals in a Process.

4.8  Modeling State Machines.

4.9  Constructing VHDL Models Using Processes.

4.10  Common Programming Errors.

4.11  Chapter Summary.

 

5.  Modeling Structure.

5.1  Describing Structure.

5.2  Constructing Structural VHDL Models.

5.3  Hierarchy, Abstraction, and Accuracy.

5.4  Generics.

5.5  The Generate Statement.

5.6  Configurations.

5.7  Common Programming Errors.

5.8  Chapter Summary.

 

6.  Subprograms, Packages, and Libraries.

6.1  Essentials of Functions.

6.2  Essentials of Procedures.

6.3  Subprogram and Operator Overloading.

6.4  Essentials of Packages.

6.5  Essentials of Libraries.

6.6  Chapter Summary.

 

7.  Basic Input/Output.

7.1  Basic Input/Output Operations.

7.2  The Package TEXTIO.

7.3  Testbenches in VHDL.

7.4  ASSERT Statement.

7.5  A Testbench Template.

7.6  Chapter Summary.

 

8.  Simulation Mechanics.

8.1  Terminology and Directory Structure.

8.2  Simulation Steps.

8.3  Chapter Summary.

 

9.  Identifiers, Data Types, and Operators.

9.1  Identifiers.

9.2  Data Objects.

9.3  Data Types.

9.4  Operators.

9.5  Chapter Summary.

 

References.

 

Appendix A.  Active-HDL Tutorial.

A.1  Using Active VHDL.

A.2  Miscellaneous Features.

A.3  Chapter Summary.

 

Appendix B.  Standard VHDL Packages.

B.1  Package STANDARD.

B.2  Package TEXTIO.

B.3  The Standard Logic Package.

B.4  Other Useful Packages.

 

Appendix C.  A Starting Program Template.

C.1  Construct Schematic.

C.2  Construct The Behavioral Model.

 

Index.

商品描述(中文翻譯)

描述：

適用於數位/邏輯及數位設計實驗室的二年級/三年級課程。

對於希望在其本科計算機工程課程中引入 VHDL 的學校來說，VHDL 是一種複雜的語言，值得開設專門的課程；然而，在大多數機構中，這並不是一個實際的選擇。這本輔助教材使教師能夠將 VHDL 的基本概念整合到現有課程中。它旨在培養對 VHDL 模型的直覺和結構化思考方式，而不需要花費大量時間在高級語言特性上。Yalamanchili 為學生提供了 VHDL 的基本概念和語言的全面基礎，並鼓勵他們使用現實的例子來應用所學的知識。概念後面跟隨著例子和教程。

目錄：

1. 介紹。
1.1 VHDL 是什麼？
1.2 數位系統設計。
1.3 市場。
1.4 硬體描述語言的角色。
1.5 章節摘要。

2. 數位系統建模。
2.1 動機。
2.2 描述系統。
2.3 事件、傳播延遲和並發性。
2.4 波形和時序。
2.5 信號值。
2.6 共享信號。
2.7 模擬硬體描述。
2.8 章節摘要。

3. 基本語言概念。
3.1 信號。
3.2 實體-架構。
3.3 並行語句。
3.4 使用 CSA 構建 VHDL 模型。
3.5 理解延遲。
3.6 章節摘要。

4. 行為建模。
4.1 流程構造。
4.2 程式構造。
4.3 更多關於流程的內容。
4.4 等待語句。
4.5 屬性。
4.6 生成時鐘和周期波形。
4.7 在流程中使用信號。
4.8 建模狀態機。
4.9 使用流程構建 VHDL 模型。
4.10 常見程式錯誤。
4.11 章節摘要。

5. 結構建模。
5.1 描述結構。
5.2 構建結構 VHDL 模型。
5.3 層次、抽象和準確性。
5.4 泛型。
5.5 生成語句。
5.6 配置。
5.7 常見程式錯誤。
5.8 章節摘要。

6. 子程序、包和庫。
6.1 函數的基本要素。
6.2 程序的基本要素。
6.3 子程序和運算符重載。
6.4 包的基本要素。
6.5 庫的基本要素。
6.6 章節摘要。

7. 基本輸入/輸出。
7.1 基本輸入/輸出操作。
7.2 包 TEXTIO。
7.3 VHDL 中的測試平台。
7.4 ASSERT 語句。
7.5 測試平台模板。
7.6 章節摘要。

8. 模擬機制。
8.1 術語和目錄結構。
8.2 模擬步驟。
8.3 章節摘要。

9. 識別符、數據類型和運算符。
9.1 識別符。
9.2 數據對象。
9.3 數據類型。
9.4 運算符。
9.5 章節摘要。

參考文獻。

附錄 A. Active-HDL 教程。
A.1 使用 Active VHDL。
A.2 其他功能。
A.3 章節摘要。

附錄 B. 標準 VHDL 包。
B.1 包 STANDARD。
B.2 包 TEXTIO。
B.3 標準邏輯包。
B.4 其他有用的包。

附錄 C. 開始使用 VHDL。

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